RU2017209C1

RU2017209C1 - Signature analyzer

Info

Publication number: RU2017209C1
Authority: RU
Inventors: В.А. Детянцев
Original assignee: Научно-исследовательский институт технологии и организации производства
Priority date: 1991-04-22
Filing date: 1991-04-22
Publication date: 1994-07-30

Abstract

FIELD: computer engineering. SUBSTANCE: signature analyzer comprising time generator 1, comparators 2,3, signature generators 4,5 NOT elements 6,7, AND elements 8,9,10, OR element 11 further has shift register 16, parity check units 17,18, unit control block 19, storage units 20,21,22, third state-detecting unit 23, flip-flops 24,25 and OR-NOT element 26. EFFECT: enlarged performance capabilities. 2 cl, 9 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для контроля и диагностирования цифровых узлов, имеющих выходы с тремя состояниями. The invention relates to computer technology and can be used to monitor and diagnose digital nodes having outputs with three states.

Известен сигнатурный анализатор [1], содержащий два блока свертывания, блок распределения данных, счетчик, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, вход данных, две группы выходов номера искаженного участка, синхровход, вход смены участка последовательности, входы "Старт" и "Стоп". Он позволяет определить номер искаженного участка входной информационной последовательности при его единственности. Known signature analyzer [1], containing two coagulation units, a data distribution unit, a counter, an EXCLUSIVE OR element, a data input, two groups of outputs of the distorted area number, a sync input, a sequence section change input, “Start” and “Stop” inputs. It allows you to determine the number of the distorted section of the input information sequence with its uniqueness.

Недостатками данного анализатора являются невозможность определения наличия ошибки до окончания периода формирования сигнатуры, невозможность определения местоположения нескольких искаженных участков, а также характера происшедших искажений - четнократная ошибка, ошибка связанная с переходами в третье состояние. The disadvantages of this analyzer are the inability to determine the presence of an error before the end of the signature generation period, the inability to determine the location of several distorted sections, as well as the nature of the distortions that occurred - a multiple error, an error associated with transitions to the third state.

Наиболее близким к предлагаемому по технической сущности является сигнатурный анализатор [2] , содержащий формирователь временных сигналов, два формирователя сигнатур, два компаратора, элемент НЕ и два элемента И, причем выход пуска формирователя временных сигналов является управляющим входом "Старт-стоп" анализатора, входы первого и второго компараторов объединены и подключены к информационному входу анализатора, выход первого компаратора соединен с входом элемента НЕ и первым входом первого элемента И, выход второго компаратора соединен с вторым входом первого элемента И и первым входом второго элемента И, выход элемента НЕ соединен с вторым входом второго элемента И, а выходы формирователей сигнатуры являются выходами сигнатурного анализатора. Анализатор содержит также второй элемент НЕ, третий элемент И и элемент ИЛИ, причем информационный вход первого формирователя сигнатур подключен к информационному входу анализатора, выход второго компаратора соединен с входом второго элемента НЕ и информационным входом второго формирователя сигнатур, выход второго элемента НЕ соединен с первым входом третьего элемента И, второй вход которого соединен с выходом первого элемента НЕ, третьи и четвертые входы с первого по третий элементов И объединены между собой и подключены соответственно к синхровходу анализатора и выходу формирователя временных сигналов, выходы первого и третьего элементов И соединены с выходами элемента ИЛИ, синхровходы первого и второго формирователей сигнатур подключены соответственно к выходам элемента ИЛИ и второго элемента И. Известный сигнатурный анализатор обеспечивает формирование сигнатур в отдельности по уровням "0" и "1" и по уровню Z (третье состояние). Closest to the proposed technical essence is a signature analyzer [2], containing a time shaper, two signature shapers, two comparators, an element NOT and two AND elements, the start output of the time shaper being the control input of the analyzer's "start-stop" input, inputs the first and second comparators are combined and connected to the information input of the analyzer, the output of the first comparator is connected to the input of the element NOT and the first input of the first element And, the output of the second comparator is connected nen to a second input of the first AND gate and the first input of the second AND element, the output element is coupled to the second input of the second AND gate, and the outputs are the outputs of the signature generators signature analyzer. The analyzer also contains the second element NOT, the third element AND, and the OR element, the information input of the first signature generator connected to the information input of the analyzer, the output of the second comparator connected to the input of the second element NOT and the information input of the second signature generator, the output of the second element NOT connected to the first input the third element AND, the second input of which is connected to the output of the first element NOT, the third and fourth inputs from the first to third elements AND are interconnected and connected respectively but to the analyzer’s sync input and the output of the time shaper, the outputs of the first and third AND elements are connected to the outputs of the OR element, the sync inputs of the first and second signature formers are connected respectively to the outputs of the OR element and the second element I. The well-known signature analyzer provides the formation of signatures separately by levels " 0 "and" 1 "and in level Z (third state).

Однако данный анализатор не позволяет определить местоположение и характер возникающих искажений (четнократные и нечетнократные), а также сам факт возникновения искажений до окончания периода формирования структур. However, this analyzer does not allow one to determine the location and nature of the arising distortions (multiple and non-multiple), as well as the very fact of distortions occurring before the end of the period of formation of structures.

Целью изобретения является расширение функциональных возможностей анализатора за счет определения номера искаженного участка в кодовой последовательности, а также характера искажений: четнократные или нечетнократные ошибки, ошибки при переходе в Z-состояние, а также определения факта возникновения искажений непосредственно в процессе формирования сигнатуры. The aim of the invention is to expand the functionality of the analyzer by determining the number of the distorted section in the code sequence, as well as the nature of the distortion: multiple or non-multiple errors, errors in the transition to the Z-state, as well as determining the occurrence of distortions directly in the process of signature generation.

Для достижения цели в анализатор, содержащий формирователь временных сигналов, два компаратора, два формирователя сигнатур, два элемента НЕ, три элемента И, элемент ИЛИ, причем вход пуска формирователя временных сигналов является управляющим входом "Старт-стоп" анализатора, входы первого и второго компараторов объединены и подключены к информационному входу анализатора, выход первого компаратора соединен с входом первого элемента НЕ и первым входом первого элемента И, выход второго компаратора соединен с вторым входом первого элемента И и первым входом второго элемента И, выход первого элемента НЕ соединен с вторым входом второго элемента И, информационный вход первого формирователя сигнатур подключен к информационному входу анализатора, выход второго компаратора соединен с входом второго элемента НЕ и информационным входом второго формирователя сигнатур, выход второго элемента НЕ соединен с первым входом третьего элемента И, второй вход которого соединен с выходом первого элемента НЕ, третьи и четвертые входы с первого по третий элементов И объединены между собой и подключены к синхровходу анализатора и выходу формирователя временных сигналов, выходы первого и третьего элементов И соединены с входами элемента ИЛИ, синхровходы первого и второго формирователей сигнатур подключены соответственно к выходам элемента ИЛИ и второго элемента И, вход начальной установки анализатора подключен к соответствующим входам первого и второго формирователей сигнатур, введены сдвиговый регистр, два блока контроля четности, блок управления, три блока памяти, блок обнаружения третьего состояния, первый и второй триггеры, элемент ИЛИ-НЕ, при этом входы начальной установки формирователя временных сигналов, сдвигового регистра, блока управления, блока обнаружения третьего состояния, первого и второго триггеров объединены и соединены с входом начальной установки анализатора, информационный вход сдвигового регистра соединен с информационным входом анализатора, выходы сдвигового регистра и первого формирователя сигнатур соединены соответственно с группами входов первого и второго блоков контроля четности, синхровходы сдвигового регистра и блока управления соединены с выходом элемента ИЛИ, управляющий вход блока управления является входом анализатора "Чтение-запись", группы адресных и управляющих выходов блока управления соединены по шине адреса и шине сигналов управления с соответствующими группами входов первого, второго и третьего блоков памяти, информационные выходы которых соединены соответственно с единичными входами первого и второго блоков контроля четности и информационным входом блока обнаружения третьего состояния, вход контроля которого соединен с выходом второго элемента И, синхровходы блока обнаружения третьего состояния, первого и второго триггеров объединены и соединены с синхровыходом блока управления, информационные входы первого и второго триггеров соединены соответственно с выходами первого и второго блоков контроля четности, выходы первого и второго триггеров и информационный выход блока обнаружения третьего состояния соединены соответственно с информационными входами первого, второго и третьего блоков памяти и входами элемента ИЛИ-НЕ, выход которого соединен с первым управляющим входом формирователя временных сигналов, второй управляющий вход которого соединен с вторым входом "Чтение-запись" анализатора. To achieve the goal, the analyzer contains a time signal shaper, two comparators, two signature shapers, two NOT elements, three AND elements, an OR element, and the start input of the time signal shaper is the start-stop control input of the analyzer, the inputs of the first and second comparators combined and connected to the information input of the analyzer, the output of the first comparator is connected to the input of the first element NOT and the first input of the first element AND, the output of the second comparator is connected to the second input of the first element And the first input of the second element AND, the output of the first element is NOT connected to the second input of the second element And, the information input of the first signature generator is connected to the information input of the analyzer, the output of the second comparator is connected to the input of the second element NOT and the information input of the second signature generator, the output of the second element NOT connected to the first input of the third AND element, the second input of which is connected to the output of the first element NOT, the third and fourth inputs from the first to third AND elements are interconnected and connected to the analyzer clock input and the output of the time shaper, the outputs of the first and third elements AND are connected to the inputs of the OR element, the clock inputs of the first and second signature shapers are connected respectively to the outputs of the OR element and the second element And, the input of the initial setup of the analyzer is connected to the corresponding inputs of the first and second signature generators, a shift register, two parity control units, a control unit, three memory blocks, a third state detection unit, the first and second tr igers, an OR-NOT element, while the inputs of the initial setup of the temporary signal generator, the shift register, the control unit, the third state detection unit, the first and second triggers are combined and connected to the input of the initial setup of the analyzer, the information input of the shift register is connected to the information input of the analyzer, the outputs of the shift register and the first signature generator are connected respectively to the input groups of the first and second parity blocks, the sync inputs of the shift register and block the boards are connected to the output of the OR element, the control input of the control unit is the input of the Read-write analyzer, the groups of address and control outputs of the control unit are connected via the address bus and the control signal bus with the corresponding groups of inputs of the first, second and third memory blocks, the information outputs of which connected respectively to the unit inputs of the first and second parity blocks and the information input of the third state detection unit, the control input of which is connected to the second output about the And element, the sync inputs of the third state detection unit, the first and second triggers are combined and connected to the sync output of the control unit, the information inputs of the first and second triggers are connected respectively to the outputs of the first and second parity blocks, the outputs of the first and second triggers and the information output of the third detection unit states are connected respectively to the information inputs of the first, second and third memory blocks and the inputs of the OR-NOT element, the output of which is connected to the first control input of the timing signals, a second control input coupled to a second input of the "read-write" analyzer.

Блок управления содержит два счетчика, дешифратор и формирователь импульса, причем объединенные входы начальной установки первого и второго счетчиков формирователя импульса образуют вход начальной установки блока управления, подключенный к входу начальной установки анализатора, синхровход первого счетчика является синхровходом блока управления, который подключен к выходу элемента ИЛИ, выходы первого счетчика соединены с входами дешифратора, вход выбора режима которого является управляющим входом блока управления, и подключен к входу управления "Чтение-запись" анализатора, первый и второй выходы дешифратора являются управляющими выходами блока, третий выход дешифратора соединен с синхровходом второго счетчика, выходы которого являются группой адресных выходов блока, вход запуска формирователя импульса соединен с выходом окончания счета первого счетчика, выход формирователя импульса, являющийся синхровходом блока управления, подключен к синхровходам обоих триггеров и блока обнаружения третьего состояния. The control unit contains two counters, a decoder and a pulse shaper, and the combined inputs of the initial installation of the first and second counters of the pulse shaper form the input of the initial installation of the control unit connected to the input of the initial installation of the analyzer, the clock input of the first counter is the clock input of the control unit, which is connected to the output of the OR element , the outputs of the first counter are connected to the inputs of the decoder, the mode selection input of which is the control input of the control unit, and is connected to the input to the Read-write control of the analyzer, the first and second decoder outputs are the control outputs of the unit, the third decoder output is connected to the clock input of the second counter, the outputs of which are a group of address outputs of the unit, the start input of the pulse shaper is connected to the output of the count end of the first counter, the output of the shaper the pulse, which is the sync input of the control unit, is connected to the sync inputs of both triggers and the third state detection unit.

Блок обнаружения третьего состояния содержит два триггера, схему сравнения, элемент И и формирователь импульса, причем синхровход первого триггера является входом контроля блока обнаружения третьего состояния и подключен к выходу элемента И, выход первого триггера соединен с первым входом схемы сравнения, второй вход которой является информационным входом блока и соединен с выходом третьего блока памяти, выход схемы сравнения соединен с информационным входом второго триггера, выход которого является информационным выходом анализатора, вход начальной установки первого триггера соединен с выходом элемента И, первый вход которого объединен с входами начальной установки второго триггера и формирователя импульса, является входом начальной установки блока и подключен к входу начальной установки анализатора, второй вход элемента И соединен с выходом формирователя импульса, синхровход которого объединен с синхровходом второго триггера и является синхровходом блока и подключен к синхровходу блока управления. The third state detection unit contains two triggers, a comparison circuit, an And element, and a pulse shaper, the clock input of the first trigger being the control input of the third state detection unit and connected to the output of the And element, the output of the first trigger connected to the first input of the comparison circuit, the second input of which is information the input of the block and connected to the output of the third memory block, the output of the comparison circuit is connected to the information input of the second trigger, the output of which is the information output of the analyzer a, the input of the initial installation of the first trigger is connected to the output of the element And, the first input of which is combined with the inputs of the initial installation of the second trigger and the pulse shaper, is the input of the initial installation of the block and connected to the input of the initial setup of the analyzer, the second input of the element And is connected to the output of the pulse shaper, the sync input of which is combined with the sync input of the second trigger and is the sync input of the unit and connected to the sync input of the control unit.

Суть изобретения заключается в следующем. Входной информационный поток разбивают на отрезки длиной 16 битов, которые фиксируют в сдвиговом регистре. Любая нечетнократная ошибка, возникающая за 16 тактов синхронизации, изменяет четность отрезка информационной последовательности и первый блок контроля четности вырабатывает сигнал ошибки. Таким образом, все нечетнократные ошибки обнаруживаются непосредственно в процессе формирования сигнатур. Контроль четности содержимого первого формирователя сигнатур позволяет обнаружить половину четнократных искажений входной последовательности. Так как формирователь сигнатур - линейное устройство, то для него справедлив принцип суперпозиции истинной входной последовательности и последовательности ошибок. Таким образом сигнатура искаженной последовательности есть сумма по модулю два сигнатур истинной последовательности и последовательности ошибок. Текущая сигнатура изменяет четность, если к сигнатуре истинной последовательности прибавлена сигнатура последовательности ошибок, которая является нечетной. The essence of the invention is as follows. The input information stream is divided into segments with a length of 16 bits, which are fixed in a shift register. Any odd error occurring over 16 clock cycles changes the parity of the information sequence segment and the first parity control unit generates an error signal. Thus, all non-multiple errors are detected directly in the process of signature generation. Controlling the parity of the contents of the first signature generator allows you to detect half of the multiple distortions of the input sequence. Since the signature generator is a linear device, the principle of superposition of the true input sequence and the error sequence is valid for it. Thus, the signature of a distorted sequence is the sum modulo two signatures of the true sequence and the sequence of errors. The current signature changes the parity if an error sequence signature that is odd is added to the signature of the true sequence.

Рассмотрим данную ситуацию. Consider this situation.

В табл. 1 приведены сигнатуры единичной ошибки, возникающей в одном из 16 тактов синхронизации. In the table. Figure 1 shows the signatures of a single error that occurs in one of 16 clock cycles.

Так как контроль четности осуществляется каждые 16 тактов синхронизации, то ряд кратных ошибок такой: 2, 4, 6, 8, 10, 12, 14, 16. Вероятность того, что сигнатура последовательности ошибок нечетная, вычисляется по формуле
Р(К) = М(К)/N(K), где К - число из ряда кратных ошибок;
М - количество комбинаций, приводящих к нечетногй сигнатуре;
N - общее количество комбинаций ошибок К-го порядка.Since the parity is monitored every 16 clock cycles, a number of multiple errors are: 2, 4, 6, 8, 10, 12, 14, 16. The probability that the signature of the error sequence is odd is calculated by the formula
P (K) = M (K) / N (K), where K is the number from a number of multiple errors;
M is the number of combinations leading to an odd signature;
N is the total number of combinations of Kth order errors.

Рассчитывают вероятность для последовательности, состоящей из двух ошибок:
N(2)=

=

= 120,, где C

\binom{m}{n}

=

- количество сочетаний из n по m;
М(2) = 6 ^. 10 = 60, так как количество четных сигнатур последовательности, состоящей из одной ошибки, равно шести, а нечетных равно десяти. Сигнатура последовательности, состоящей из двух ошибок, нечетная, если сгруппировать одиночные ошибки так, чтобы одна из последовательностей давала четную сигнатуру, а другая - нечетную. Остальные комбинации ведут к четной сигнатуре.The probability is calculated for a sequence of two errors:
N (2) =

=

= 120 ,, where C

\binom{m}{n}

=

- the number of combinations of n by m;
M (2) = 6 ^. 10 = 60, since the number of even signatures of a sequence consisting of one error is six, and odd is ten. The signature of a sequence of two errors is odd if single errors are grouped so that one of the sequences gives an even signature and the other gives an odd one. The remaining combinations lead to an even signature.

Таким образом P(2) =

≠

= 0,5..Thus, P (2) =

≠

= 0.5 ..

Вероятности для других последовательностей ошибок можно вычислить аналогично:
Р(14) = Р(2) = 0,5;
Р(12) = Р(4) = 0,5055;
Р(10) = Р(6) = 0,496;
Р(8) = 0,5035.The probabilities for other error sequences can be calculated similarly:
P (14) = P (2) = 0.5;
P (12) = P (4) = 0.5055;
P (10) = P (6) = 0.496;
P (8) = 0.5035.

Следовательно , если за 16 тактов происходит 2, 4, 6, 8, 10, 12, 14 ошибок, то в половине случаев это обнаруживается вторым блоком контроля четности. Therefore, if 2, 4, 6, 8, 10, 12, 14 errors occur in 16 clock cycles, then in half the cases this is detected by the second parity block.

На фиг. 1 приведена функциональная схема анализатора; на фиг. 2 - схема формирователя временных сигналов; на фиг. 3 - схема формирователя сигнатур; на фиг. 4 - схема сдвигового регистра; на фиг. 5 - схема блока контроля четности; на фиг. 6 - схема блока управления; на фиг. 7 - схема блока памяти; на фиг. 8 - схема блока обнаружения третьего состояния; на фиг. 9 - временные диаграммы, иллюстрирующие обнаружение четнократной ошибки. In FIG. 1 shows the functional diagram of the analyzer; in FIG. 2 is a diagram of a shaper of temporary signals; in FIG. 3 is a diagram of a signature generator; in FIG. 4 is a diagram of a shift register; in FIG. 5 is a diagram of a parity block; in FIG. 6 is a diagram of a control unit; in FIG. 7 is a diagram of a memory block; in FIG. 8 is a diagram of a third state detection unit; in FIG. 9 is a timing chart illustrating detection of a multiple error.

Сигнатурный анализатор (фиг. 1) содержит формирователь 1 временных сигналов, первый 2 и второй 3 компараторы, формирователи 4, 5 сигнатур, элементы НЕ 6, 7, элементы И 8, 9, 10, элемент ИЛИ 11, вход 12 "Старт-стоп", информационный вход 13, вход 14 синхронизации, вход 15 начальной установки, сдвиговый регистр 16, блоки 17, 18 контроля четности, блок 19 управления, блоки 20, 21, 22 памяти, блок 23 обнаружения третьего состояния, первый 24 и второй 25 триггеры, элемент ИЛИ-НЕ 26, вход 27 "Чтение-запись". The signature analyzer (Fig. 1) contains a shaper 1 of temporary signals, the first 2 and second 3 comparators, shapers 4, 5 signatures, elements NOT 6, 7, elements AND 8, 9, 10, element OR 11, input 12 "Start-stop ", information input 13, synchronization input 14, initial setup input 15, shift register 16, parity blocks 17, 18, control unit 19, memory blocks 20, 21, 22, third state detection unit 23, first 24 and second 25 triggers , element OR NOT 26, input 27 "Read-write".

Входы первого 2 и второго 3 компараторов объединены и подключены к информационному входу 14 анализатора, вход пуска формирователя 1 временных сигналов является управляющим входом 12 "Старт-стоп". Выход первого компаратора 2 соединен с входом первого элемента НЕ 6 и первым входом первого элемента И 8, выход второго компаратора 3 соединен с вторым входом первого элемента И 8 и первым входом второго элемента И 9. Выход первого элемента НЕ 6 соединен с вторым входом второго элемента И 9, информационный вход первого формирователя 4 сигнатур подключен к информационному входу 13 анализатора. Выход второго компаратора 3 соединен с входом второго элемента НЕ 7 и информационным входом второго формирователя 5 сигнатур, выход второго элемента НЕ 7 соединен с первым входом третьего элемента И 10, второй вход которого соединен с выходом первого элемента НЕ 6. Третьи и четвертые входы с первого по третий элементов И 8, 9, 10 объединены между собой и подключены к синхровходу 14 анализатора и выходу формирователя 1 временных сигналов соответственно. Выходы первого 8 и третьего 10 элементов И соединены с входами элемента ИЛИ 11, синхровходы первого 4 и второго 5 формирователей сигнатур подключены соответственно к выходам элемента ИЛИ 11 и второго элемента И 9. Входы начальной установки формирователя 1 временных сигналов, формирователей 4, 5 сигнатур, сдвигового регистра 16, блока 19 управления, блока 23 обнаружения третьего состояния, первого 24 и второго 25 триггеров объединены и соединены с входом 15 начальной установки анализатора. Информационный вход сдвигового регистра 16 соединен с информационым входом 13 анализатора, выходы сдвигового регистра 16 и первого формирователя 4 сигнатур соединены соответственно с группами входов первого 17 и второго 18 блоков контроля четности, а синхровходы сдвигового регистра 16 и блока 19 управления соединены с выходом элемента ИЛИ 11. Управляющий вход блока 19 управления является входом 27 анализатора "Чтение-запись", группы адресных и управляющих выходов блока 19 управления соединены по шине адреса и шине сигналов управления с соответствующими группами входов первого 20, второго 21, третьего 22 блоков памяти, информационные входы которых соединены соответственно с единичными входами первого 17 и второго 18 блоков контроля четности и информационным входом блока 23 обнаружения третьего состояния, вход контроля которого соединен с выходом второго элемента И 9. Синхровходы блока 23, первого 24 и второго 25 триггеров объединены и соединены с синхровходом блока 19 управления. Информационные входы первого 24 и второго 25 триггеров соединены соответственно с выходами первого 17 и второго 18 блоков контроля четности, выходы триггеров 24, 25 и информационный выход блока 23 обнаружения третьего состояния соединены соответственно с информационными входами первого 20, второго 21 и третьего 22 блоков памяти и входами элемента ИЛИ-НЕ 26, выход которого соединен с первым управляющим входом формирователя 1 временных сигналов, второй управляющий вход которого соединен с входом 27 "Чтение-запись" анализатора. The inputs of the first 2 and second 3 comparators are combined and connected to the information input 14 of the analyzer, the start input of the shaper 1 time signals is the control input 12 "Start-stop". The output of the first comparator 2 is connected to the input of the first element NOT 6 and the first input of the first element And 8, the output of the second comparator 3 is connected to the second input of the first element And 8 and the first input of the second element And 9. The output of the first element NOT 6 is connected to the second input of the second element And 9, the information input of the first signature generator 4 is connected to the information input 13 of the analyzer. The output of the second comparator 3 is connected to the input of the second element HE 7 and the information input of the second signature driver 5, the output of the second element HE 7 is connected to the first input of the third element And 10, the second input of which is connected to the output of the first element NOT 6. The third and fourth inputs from the first the third elements And 8, 9, 10 are interconnected and connected to the synchroinput 14 of the analyzer and the output of the former 1 of the temporary signals, respectively. The outputs of the first 8 and third 10 AND elements are connected to the inputs of the OR element 11, the synchro inputs of the first 4 and second 5 signal shapers are connected respectively to the outputs of the OR element 11 and the second element And 9. The initial settings inputs of the shaper 1 of the temporary signals, the shapers 4, 5 of the signatures, the shift register 16, the control unit 19, the third state detection unit 23, the first 24 and the second 25 triggers are combined and connected to the input 15 of the initial installation of the analyzer. The information input of the shift register 16 is connected to the information input 13 of the analyzer, the outputs of the shift register 16 and the first signature generator 4 are connected respectively to the input groups of the first 17 and second 18 parity blocks, and the clock inputs of the shift register 16 and the control unit 19 are connected to the output of the OR element 11 The control input of the control unit 19 is the input 27 of the "Read-write" analyzer, the groups of address and control outputs of the control unit 19 are connected via the address bus and the control signal bus with the corresponding the input groups of inputs of the first 20, second 21, and third 22 memory blocks, the information inputs of which are connected respectively to the unit inputs of the first 17 and second 18 parity blocks and the information input of the third state detection unit 23, the control input of which is connected to the output of the second AND 9 element. The clock inputs of block 23, the first 24 and the second 25 triggers are combined and connected to the clock input of the control unit 19. The information inputs of the first 24 and second 25 triggers are connected respectively to the outputs of the first 17 and second 18 parity blocks, the outputs of the triggers 24, 25 and the information output of the third state detection unit 23 are connected respectively to the information inputs of the first 20, second 21 and third 22 memory blocks and the inputs of the element OR NOT 26, the output of which is connected to the first control input of the former 1 of the temporary signals, the second control input of which is connected to the input 27 "Read-write" of the analyzer.

Блок 19 управления (фиг. 6) содержит два счетчика 28, 29, дешифратор 30 и формирователь 31 импульса. Входы начальной установки первого 28 и второго 29 счетчиков и формирователя 31 импульсов объединены, являются входом начальной установки блока 19, который подключен к входу 15 начальной установки анализатора. Синхровход первого счетчика 28 является синхровходом блока 19 управления, который подключен к выходу элемента ИЛИ 11. Выходы первого счетчика 28 соединены с входами дешифратора 30, вход выбора режима которого является управляющим входом блока 19 и подключен к входу 27 "Чтение-запись" анализатора. Выход дешифратора 30 образует шину сигналов управления анализатора, синхровход дешифратора 30 соединен с синхровходом второго счетчика 29, выходы которого образуют шину адреса анализатора. Вход запуска формирователя 31 импульса соединен с выходом окончания счета счетчика 28. Выход формирователя 31 импульса является синхровыходом блока 19, подключен к синхровходам триггеров 24, 25 и блока 23. The control unit 19 (Fig. 6) contains two counters 28, 29, a decoder 30 and a pulse shaper 31. The inputs of the initial installation of the first 28 and second 29 counters and the shaper 31 of the pulses are combined, are the input of the initial installation of block 19, which is connected to the input 15 of the initial installation of the analyzer. The clock input of the first counter 28 is the clock input of the control unit 19, which is connected to the output of the OR element 11. The outputs of the first counter 28 are connected to the inputs of the decoder 30, the mode selection input of which is the control input of the block 19 and connected to the analyzer Read / Write input 27. The output of the decoder 30 forms a bus of the analyzer control signals, the clock input of the decoder 30 is connected to the clock input of the second counter 29, the outputs of which form the address bus of the analyzer. The start input of the pulse shaper 31 is connected to the output of the counting counter 28. The output of the pulse shaper 31 is the clock output of block 19, and is connected to the clock inputs of the triggers 24, 25 and block 23.

Блок 23 обнаружения третьего состояния (фиг. 8) содержит триггеры 32, 34, схему 33 сравнения, элемент И 35 и формирователь 36 импульса. Синхровход первого триггера 32 является входом контроля блока и подключен к выходу второго элемента И 9, выход триггера 32 соединен с первым входом схемы 33 сравнения, второй вход которой является информационным входом блока и соединен с выходом блока 22 памяти. Выход схемы 33 сравнения соединен с информационным входом второго триггера 34, выход которого подключен к единичному входу блока 22 и является информационным входом анализатора. Вход начальной установки триггера 32 соединен с выходом элемента И 35, первый вход которого объединен с входами начальной установки второго триггера 34 и формирователя 36 импульса, является входом начальной установки блока 23 и подлкючен к входу 15 начальной установки анализатора. Второй вход элемента И 35 соединен с выходом формирователя 36 импульса, синхровход которого объединен с синхровходом второго триггера 34, является синхровходом блока и подключен к синхровыходу блока 19 управления. The third state detection unit 23 (FIG. 8) comprises triggers 32, 34, a comparison circuit 33, an AND element 35, and a pulse driver 36. The clock input of the first trigger 32 is the control input of the block and is connected to the output of the second element And 9, the output of the trigger 32 is connected to the first input of the comparison circuit 33, the second input of which is the information input of the block and connected to the output of the memory block 22. The output of the comparison circuit 33 is connected to the information input of the second trigger 34, the output of which is connected to the unit input of block 22 and is the information input of the analyzer. The input of the initial installation of the trigger 32 is connected to the output of the element And 35, the first input of which is combined with the inputs of the initial installation of the second trigger 34 and the driver 36 of the pulse, is the input of the initial installation of block 23 and connected to the input 15 of the initial installation of the analyzer. The second input of the And element 35 is connected to the output of the pulse shaper 36, the sync input of which is combined with the sync input of the second trigger 34, is the sync input of the unit and connected to the sync output of the control unit 19.

Формирователь 1 временных сигналов (фиг. 2) предназначен для управления циклом формирования сигнатур и выполнен на микросхемах DD1 - КР531МТ2, DD2 - КР531ЛИ1, DD3 - КР531ЛЛ1. Shaper 1 of temporary signals (Fig. 2) is designed to control the signature generation cycle and is performed on DD1 - KP531MT2, DD2 - KP531LI1, DD3 - KP531LL1.

Компаратор 2 предназначен для квантования входного сигнала по двум уровням: логическая "1" и третье состояние и выполнен на микросхеме КР521СА4 (Цифровые и аналоговые интегральные микросхемы. Справочник./Под ред. С.В. Якубовского. - М.: Радио и связь, 1989 (1)). Компаратор 3 предназначен для квантования входного сигнала по двум уровням: логический "0" и третье состояние и выполнен на микросхеме КР521СА4. Comparator 2 is designed to quantize the input signal in two levels: the logical "1" and the third state and is performed on the chip KR521CA4 (Digital and analog integrated circuits. Reference. / Ed. By S.V. Yakubovsky. - M.: Radio and communications, 1989 (1)). Comparator 3 is designed to quantize the input signal in two levels: a logical "0" and a third state and is performed on the KR521CA4 chip.

Формирователи 4 и 5 сигнатур (фиг. 3) предназначены для сжатия входной последовательности в сигнатуру и выполнены на микросхемах DD1-КР531ЛП5, DD2, DD3 - К555ИР8. (Уильямс Г.Б. Отладка микропроцессорных систем. Пер. с англ. М.: Энергоатомиздат, 1988, с.180). Shapers 4 and 5 of the signatures (Fig. 3) are intended for compression of the input sequence into the signature and are made on microcircuits DD1-КР531ЛП5, DD2, DD3 - К555ИР8. (Williams, GB Debugging of microprocessor systems. Transl. From English. M.: Energoatomizdat, 1988, p. 180).

Элементы НЕ 6 и 7 предназначены для инверсии сигналов, поступающих от компараторов 1 и 2, и представляют собой инверсные выходы компараторов КР521СА4. Элементы И 8, 9, 10 предназначены для разделения сигнала синхронизации по трем направлениям в зависимости от логического состояния входной информации и выполнены на микросхемах К555ЛИ6 (1). Элемент ИЛИ 11 предназначен для объединения синхросигналов, поступающих с выходов элементов И 8 и 10, и выполнен на микросхеме КР531ЛЛ1 (1). Elements NOT 6 and 7 are designed to invert the signals coming from the comparators 1 and 2, and represent the inverse outputs of the comparators KP521CA4. Elements And 8, 9, 10 are designed to separate the synchronization signal in three directions depending on the logical state of the input information and are made on K555LI6 microcircuits (1). The OR element 11 is designed to combine the clock signals from the outputs of the elements And 8 and 10, and is made on the chip KR531LL1 (1).

Сдвиговый регистр 16 (фиг. 4) предназначен для накопления шестнадцати битов входной последовательности и выполнен на микросхемах DD1, DD2 - К555ИР8 (1),
Блоки 17 и 18 контроля четности (фиг. 5) предназначены для определения четности входной информации и выполнены на микросхемах DD1, DD2 - КР531ИП5 (Шило В.Л. Популярные цифровые микросхемы. Справочник. - М.: Радио и связь, 1987 (2)).The shift register 16 (Fig. 4) is designed to accumulate sixteen bits of the input sequence and is performed on microcircuits DD1, DD2 - K555IR8 (1),
Blocks 17 and 18 of parity (Fig. 5) are designed to determine the parity of the input information and are performed on microcircuits DD1, DD2 - КР531ИП5 (Shilo V.L. Popular digital microcircuits. Reference book. - M .: Radio and communication, 1987 (2) )

Блок 19 управления (фиг. 6) предназначен для формирования циклов чтения и записи для блоков 20, 21, 22 памяти и выдачи строб-импульса для фиксации выходных сигналов с блоков 17, 18 контроля четности и схемы 33 сравнения в блоке 23. Он содержит два счетчика 28, 29, дешифратор 30 и формирователь 31 имульса. Первый счетчик 28 блока 19 предназначен для стробирования импульса формирователя 31 и выдачи воздействий на дешифратор 30 и выполнен на микросхеме DD1 - К555ИЕ10. Второй счетчик 29 блока 19 предназначен для формирования адреса блоков 20, 21, 22 памяти и выполнен на микросхемах DD4, DD5, DD6 - К555ИЕ10 (2). Дешифратор 30 блока 19 управления предназначен для формирования управляющих сигналов блоков 20, 21, 22 памяти и тактирования второго счетчика 29 и выполнен на микросхеме DD3 - К155РЕ3 (Лебедев О.Н. Микросхемы памяти и их применения. - М.: Радио и связь, 1990 (3)). Формирователь 31 импульса блока 19 предназначен для выдачи строба на блок 23 и триггеры 24, 25 анализатора и выполнен на микросхеме DD2 - К555АГ4 (1). The control unit 19 (Fig. 6) is intended for generating read and write cycles for the memory units 20, 21, 22 and issuing a strobe pulse for fixing the output signals from the parity control units 17, 18 and the comparison circuit 33 in block 23. It contains two the counter 28, 29, the decoder 30 and the shaper 31 of the pulse. The first counter 28 of the block 19 is designed for gating the pulse of the shaper 31 and the issuance of actions on the decoder 30 and is made on the chip DD1 - K555IE10. The second counter 29 of block 19 is designed to generate the address of memory blocks 20, 21, 22 and is made on microcircuits DD4, DD5, DD6 - K555IE10 (2). The decoder 30 of the control unit 19 is designed to generate control signals of the memory units 20, 21, 22 and clock the second counter 29 and is made on the DD3 chip - K155RE3 (Lebedev O.N. Memory chips and their applications. - M .: Radio and communication, 1990 (3)). The pulse generator 31 of block 19 is designed to issue a strobe to block 23 and triggers 24, 25 of the analyzer and is made on a DD2-K555AG4 chip (1).

Блоки 20, 21 памяти (фиг. 7) предназначены для хранения информации о четности контролируемой последовательности. Блок 22 памяти предназначен для хранения информации о переходах в третье состояние. В данном случае они выполнены на микросхемах DD1 - КР537РУ3А (3). Blocks 20, 21 of the memory (Fig. 7) are designed to store information about the parity of the controlled sequence. The memory unit 22 is designed to store information about transitions to the third state. In this case, they are made on DD1 - KR537RU3A microcircuits (3).

Блок 23 обнаружения третьего состояния (фиг. 8) предназначен для фиксации перехода сигналов входной последовательности в Z-состояние. Он содержит триггеры 32, 34, схему 33 сравнения, элемент И 35 и формирователь 36 импульса. Первый триггер 32 блока 23 служит для запоминания факта возникновения третьего состояния и выполнен на микросхеме DD1.1 - КР531ТМ2 (1). Схема 33 сравнения блока 23 предназначена для выдачи сигнала ошибки при несовпадении информации, поступающей от первого триггера 32 блока 23 и третьего блока 22 памяти. Она выполнена на микросхеме DD4 - КР531ЛП5 (1). Второй триггер 34 блока 23 предназначен для фиксации сигнала ошибки на выходе схемы 33 сравнения по строб-сигналу от блока 19 управления и выполнен на микросхеме DD1.2 - КР531ТМ2 (1). Элемент И 35 блока 23 предназначен для объединения сигналов с входа начальной установки анализатора и выхода формирователя импульса блока 23 и выполнен на микросхеме DD2 - КР531ЛИ1 (1). Формирователь 36 импульса блока 23 предназначен для выработки сигнала начальной установки для первого триггера 32 и выполнен на микросхеме DD3 - К555АГ4 (1). The third state detection unit 23 (Fig. 8) is designed to fix the transition of the signals of the input sequence to the Z-state. It contains triggers 32, 34, a comparison circuit 33, an AND element 35, and a pulse driver 36. The first trigger 32 of block 23 serves to memorize the fact of the occurrence of the third state and is performed on the DD1.1 chip - KR531TM2 (1). The comparison circuit 33 of block 23 is designed to give an error signal when the information from the first trigger 32 of block 23 and the third memory block 22 does not match. It is made on a DD4 chip - KR531LP5 (1). The second trigger 34 of block 23 is designed to fix the error signal at the output of the comparison circuit 33 by the strobe signal from the control unit 19 and is executed on the DD1.2 - KR531TM2 chip (1). Element I 35 of block 23 is intended for combining signals from the input of the initial setup of the analyzer and the output of the pulse shaper of block 23 and is made on the DD2 chip - KR531LI1 (1). The pulse generator 36 of block 23 is designed to generate an initial setup signal for the first trigger 32 and is made on a DD3-K555AG4 chip (1).

Первый 24 и второй 25 триггеры анализатора предназначены для фиксации синалов ошибки на выходе первого 17 и второго 18 блоков контроля четности соответственно и выполнены на микросхеме КР531ТМ2 (1). Элемент ИЛИ-НЕ 26 предназначен для объединения сигналов ошибки с выходов первого 24, второго 25 триггеров и второго триггера блока 23 и выполнен на микросхеме КР531ЛЕ7 (1). The first 24 and second 25 triggers of the analyzer are designed to fix the error messages at the output of the first 17 and second 18 parity blocks, respectively, and are performed on the KR531TM2 chip (1). The OR-NOT 26 element is designed to combine error signals from the outputs of the first 24, second 25 triggers and the second trigger of block 23 and is made on the KR531LE7 chip (1).

Анализатор работает следующим образом. The analyzer works as follows.

Перед началом рабочего цикла на вход 15 начальной установки подается сигнал, приводящий анализатор в исходное состояние. Под действием этого сигнала на выходе формирователя 1 временных сигналов устанавливается уровень логического "0", блокирующий прохождение сигналов через элементы И 8, 9, 10, устанавливаются в нулевое состояние формирователи 4, 5 сигнатур, сдвиговый регистр 16, счетчики 28 и 29 блока 19 управления. Формирователь 31 импульса блока 19 управления устанавливается в единичное состояние. Устанавливаются в нулевое состояние триггеры 32 и 34 блока 23 обнаружения третьего состояния, а формирователь 36 импульса этого блока устанавливается в единичное состояние. Устанавливаются в нулевое состояние первый 24 и второй 25 триггеры. Before the start of the working cycle, a signal is brought to the input 15 of the initial installation, bringing the analyzer to its initial state. Under the action of this signal, the logic level “0” is set at the output of the shaper 1 of the temporary signals, blocking the passage of signals through the elements And 8, 9, 10, the shapers 4, 5 of the signatures, the shift register 16, the counters 28 and 29 of the control unit 19 are set to zero . The driver 31 of the pulse of the control unit 19 is set to a single state. The triggers 32 and 34 of the third state detection unit 23 are set to zero, and the pulse shaper 36 of this block is set to a single state. The first 24 and second 25 triggers are set to zero.

На вход 27 "Чтение-запись" подается логический "0", означающий установку режима "чтение". Этот сигнал разрешает формирователю 1 временных сигналов реагировать на состояние его первого входа управления, а также переключает дешифратор 30 блока 19 управления на формирование цикла "чтение" для блоков 20, 21, 22 памяти. При подаче на управляющий вход 12 сигнала "Старт" формирователь 1 временных сигналов разрешает прохождение сигналов синхронизации с входа 14 через элементы И 8, 9, 10, которые в совокупности с компараторами 2 и 3, элементами НЕ 6, 7 и ИЛИ 11 разделяют информационный поток, поступающий на информационный вход 13 анализатора, на две составляющие. Input 27 "Read-write" is a logical "0", which means the installation of the "read" mode. This signal allows the shaper 1 of the temporary signals to respond to the state of its first control input, and also switches the decoder 30 of the control unit 19 to the formation of a read cycle for memory blocks 20, 21, 22. When a Start signal is supplied to the control input 12, the driver 1 of the temporary signals allows the synchronization signals to pass from input 14 through the And 8, 9, 10 elements, which together with the comparators 2 and 3, the NOT 6, 7 and OR 11 elements share the information flow arriving at the information input 13 of the analyzer, into two components.

Первая составляющая, образованная сигналами с уровнями логических "0" и "1", сворачивается в сигнатуру в формирователе 4 по синхросигналу с выхода элемента ИЛИ 11. Вторая составляющая, образованная сигналами с уровнем Z (третье состояние), сворачивается в сигнатуру в формирователе 5 по синхросигналу с выхода второго элемента И 9. Синхронно с формирователем 4 сигнатур происходит занесение входной информации в сдвиговый регистр 16. В данном случае разрядность сдвигового регистра выбрана равной 16. Текущая информация в первом формирователе 4 сигнатур и сдвиговом регистре 16 подвергается контролю по четности соответственно в блоках 18 и 17, на единичные входы которых поступает бит четности из блоков 21 и 20 памяти. Если количество единиц в содержимом блоков 4 и 16 в совокупности с битом, поступающим из блоков 21 и 20 памяти, является нечетным, то блоки 18 и 17 вырабатывают сигналы ошибки, поступающие соответственно на информационные входы второго 25 и первого 24 триггеров. Фиксация ошибки в триггерах 25 и 24 происходит по строб-импульсу с синхровыхода блока 19 управления. The first component formed by signals with logical levels “0” and “1” is minimized to the signature in driver 4 by the clock signal from the output of OR 11. The second component formed by signals with level Z (third state) is minimized to the signature in driver 5 the synchronization signal from the output of the second element And 9. Synchronously with the shaper 4 of the signatures, the input information is entered into the shift register 16. In this case, the bit width of the shift register is chosen to be 16. Current information in the first shaper 4 signature ur and shift register 16 is subjected to parity control in blocks 18 and 17, respectively, to the unit inputs of which a parity bit comes from memory blocks 21 and 20. If the number of units in the contents of blocks 4 and 16, together with the bit coming from memory blocks 21 and 20, is odd, then blocks 18 and 17 generate error signals that arrive respectively at the information inputs of the second 25 and first 24 triggers. The error is fixed in the triggers 25 and 24 by the strobe pulse from the sync output of the control unit 19.

Рассмотрим обнаружение четнократной ошибки, т.е. ситуацию когда за 16 тактов синхронизации происходит два искажения входной информационной последовательности (фиг. 9). Данный тип ошибки обнаруживается цепочкой, состоящей из блоков 4, 18, 21 и 25 (фиг. 1). Первый счетчик 28 блока 19 управления (фиг. 6) отсчитывает 16 синхроимпульсов, поступающих с выхода элемента ИЛИ 11 (фиг. 19а) и запускает формирователь 31 импульса блока 19 управления, который вырабатывает строб-импульс (фиг. 19г) на синхровходе блока 19. В течение 16 тактов синхронизации первый формирователь 4 сигнатур обрабатывает входную информацию, содержащую два искажения (фиг. 19б). В 16-м такте синхронизации второй блок 18 контроя четности формирует на своем выходе сигнал ошибки (фиг. 19в), который фиксируется во втором триггере 25 по фронту строб-импульса с синхровыхода блока 19 (фиг. 19г). Consider the detection of multiple errors, i.e. a situation when for 16 clock cycles there are two distortions of the input information sequence (Fig. 9). This type of error is detected by a chain consisting of blocks 4, 18, 21 and 25 (Fig. 1). The first counter 28 of the control unit 19 (Fig. 6) counts 16 clock pulses coming from the output of the OR element 11 (Fig. 19a) and starts the pulse shaper 31 of the control unit 19, which generates a strobe pulse (Fig. 19d) at the clock input of the block 19. Within 16 clock cycles, the first signature generator 4 processes input information containing two distortions (Fig. 19b). In the 16th clock cycle, the second parity check unit 18 generates an error signal at its output (Fig. 19c), which is recorded in the second trigger 25 along the edge of the strobe pulse from the sync output of block 19 (Fig. 19d).

На выходе второго триггера 25 устанавливается состояние логической "1" (фиг. 19д), приводящее к установке на выходе элемента ИЛИ-НЕ 26 сигнала остановки анализатора. Этот сигнал воздействует на первый управляющий вход формирователя 1 временных сигналов, что приводит к возникновению на его выходе логического "0" (фиг. 19е), который запрещает прохождение синхросигналов от входа 14 анализатора через элементы И 8, 9, 10. Процесс формирования сигнатур прерывается. Цепочка, состоящая из блоков 16, 17, 20 и 24, работает аналогично при обнаружении нечетного числа искажений входной информационной последовательности. At the output of the second trigger 25, the logical state is set to “1” (Fig. 19e), which leads to the installation of an analyzer stop signal at the output of the OR-NOT 26 element. This signal acts on the first control input of the driver 1 of the temporary signals, which leads to the appearance of a logical “0” on its output (Fig. 19f), which prevents the clock signals from going through the analyzer input 14 through the elements 8, 9, 10. The signature generation process is interrupted . The chain, consisting of blocks 16, 17, 20 and 24, works similarly when detecting an odd number of distortions of the input information sequence.

Параллельно с контролем четности блок 23 обнаружения третьего состояния фиксирует наличие переходов в состояние в течение 16 тактов синхросигнала с выхода элемента ИЛИ 11. Первый триггер 32 блока 23 (фиг. 8) фиксирует синхроимпульс, поступающий с выхода элемента И 9 на вход контроля блока 23. Третий блок 22 памяти выдает на информационный вход блока 23 бит, указывающий на наличие или отсутствие переходов в состояние входной информации в текущих 16 тактах синхросигнала на выходе элемента ИЛИ 11, который сравнивается схемой 33 блока 23 с выходной информацией триггера 32. При наличии сигнала ошибки на выходе схемы 33 сравнения блока 23 он защелкивается во втором триггере 34 блока 23 строб-импульсом с синхровыхода блока 19 управления. Одновременно запускается формирователь 36 импульса блока 23, который вырабатывает сигнал, приводящий первый триггер 32 блока 23 через элемент И 35 блока 23 в исходное состояние. Сигнал ошибки с информационного выхода блока 23 через элемент ИЛИ-НЕ 26 воздействует на первый управляющий вход формирователя 1 временных сигналов, что приводит к остановке анализатора. Если блоки 17, 18 контроля четности и блок 23 обнаружения третьего состояния не выявляют наличия ошибки, процесс формирования сигнатур в блоках 4 и 5 продолжается до подачи на вход 12 анализатора сигнала "Стоп". In parallel with the parity, the third state detection unit 23 detects the transitions to the state during 16 clock cycles from the output of the OR 11 element. The first trigger 32 of the block 23 (Fig. 8) fixes the clock coming from the output of the And 9 element to the control input of the block 23. The third block 22 of the memory outputs to the information input of the block 23 bits indicating the presence or absence of transitions to the state of the input information in the current 16 clock cycles at the output of the OR element 11, which is compared by the circuit 33 of the block 23 with the output information iey latch 32. In the presence of error signal at the output of the comparison circuit 33, the block 23, it is latched in the second flip-flop 34, a block 23 with a strobe pulse sinhrovyhoda control unit 19. At the same time, the pulse shaper 36 of the block 23 is launched, which generates a signal that brings the first trigger 32 of the block 23 through the AND element 35 of the block 23 to its initial state. The error signal from the information output of block 23 through the OR-NOT 26 element acts on the first control input of the former 1 of the temporary signals, which leads to a stop of the analyzer. If the parity control blocks 17, 18 and the third state detection unit 23 do not detect an error, the signature generation process in blocks 4 and 5 continues until the Stop signal is sent to input 12 of the analyzer.

Дешифратор 30 блока 19 управления формирует управляющие сигналы, необходимые для работы блоков 20, 21, 22 памяти в режиме "чтение", а также выдает синхросигнал для наращивания содержимого второго счетчика 29 блока 19, который формирует адрес для блоков 20, 21, 22 памяти. Разрядность счетчика 29 определяется исходя из длины выходной информационной последовательности. В данном случае при длине последовательности 64 кбит разрядность счетчика равна 12. The decoder 30 of the control unit 19 generates control signals necessary for the operation of the memory blocks 20, 21, 22 in the "read" mode, and also generates a clock signal for increasing the contents of the second counter 29 of the block 19, which generates an address for the memory blocks 20, 21, 22. The length of the counter 29 is determined based on the length of the output information sequence. In this case, with a sequence length of 64 kbit, the counter capacity is 12.

При остановке анализатора по сигналу "Стоп" с выходов формирователей 4 и 5 сигнатур снимаются сигнатуры входной последовательности для сравнения с исходной. При остановке анализатора по сигналу ошибки с выхода элемента ИЛИ-НЕ 26 на выходах второго счетчика 29 блока 19 управления фиксируется номер искаженного отрезка входной последовательности, а на выходах сдвигового регистра 16 - сам искаженный отрезок. Состояние выходов триггеров 24 и 25 и информационного выхода блока 23 позволяет определить характер произошедшей ошибки (см. табл. 2). When the analyzer stops by the Stop signal, the signatures of the input sequence are removed from the outputs of the formers 4 and 5 of the signatures for comparison with the original one. When the analyzer stops by an error signal from the output of the OR-NOT 26 element, at the outputs of the second counter 29 of the control unit 19, the number of the distorted segment of the input sequence is fixed, and the distorted segment itself is recorded at the outputs of the shift register 16. The status of the outputs of the triggers 24 and 25 and the information output of block 23 allows you to determine the nature of the error (see table. 2).

Для снятия исходных сигнатур, информации о четности и переходах в Z-состояние на управляющий вход 27 анализатора подается сигнал логической "1", устанавливающий для блока 19 управления режим "запись" и запрещающий для формирователя 1 прерывание синхронизации по входу 14 при поступлении сигнала ошибки с выхода элемента ИЛИ-НЕ 26. Данные с информационных выходов триггеров 24, 25 и блока 23 заносятся в блоки 20, 21, 22 памяти под управлением блока 19. Работа остальных блоков анализатора аналогична работе в режимах обнаружения четнократных ошибок и ошибок по третьему состоянию. To remove the initial signatures, information about the parity and transitions to the Z-state, the logic signal “1” is supplied to the control input 27 of the analyzer, which sets the “record” mode for the control unit 19 and prevents the driver 1 from interrupting synchronization at input 14 when an error signal arrives with the output of the OR-NOT element 26. Data from the information outputs of the triggers 24, 25 and block 23 are recorded in the memory blocks 20, 21, 22 under the control of the block 19. The operation of the remaining blocks of the analyzer is similar to the operation in the modes of detecting multiple errors and errors about the third state.

Claims

1. A SIGNATURE ANALYZER containing a time shaper, two comparators, two signature shapers, two NOT elements, three AND elements, an OR element, with the start input of the time shaper being an analyzer's “start-stop” input, the inputs of the first and second comparators are combined and connected to the information input of the analyzer, the output of the first comparator is connected to the input of the first element NOT and the first input of the first AND element, the output of the second comparator is connected to the second input of the first AND element and the first input of the second electronic And, the output of the first element is NOT connected to the second input of the second element And, the information input of the first signature generator is connected to the information input of the analyzer, the output of the second comparator is connected to the input of the second element NOT and the information input of the second signature driver, the output of the second element NOT to the first input the third element And, the second input of which is connected to the output of the first element NOT, the third and fourth inputs from the first to third elements And are combined and connected to the analyzer clock input and the output of the timing signal generator, respectively, the outputs of the first and third AND elements are connected to the inputs of the OR element, the clock inputs of the first and second signature drivers are connected respectively to the outputs of the OR element and the second AND element, the input of the initial setup of the analyzer is connected to the inputs of the initial setup of the first and second signature drivers, the fact that, in order to expand functionality by determining the number of the distorted segment of the input sequence, the nature of the distortion is even Static and non-multiple errors, errors in the transition to the Z-state, as well as determining the occurrence of distortions directly during the signature generation process, the analyzer contains a shift register, two parity control units, a control unit, three memory units, a third state detection unit, the first and second triggers, the OR element is NOT, and the inputs of the initial installation of the shaper register of the temporary signals, the control unit, the third state detection unit, the first and second triggers are combined and connected are connected to the analyzer initial setup input, the shift register information input is connected to the analyzer information input, the shift register and the first signature generator output are connected to the information inputs of the first and second parity control units, respectively, the shift register and control unit clock inputs are connected to the output of the OR element, input " The read-write "control unit is the input" Read-write "of the analyzer, the group of address and control outputs of the control unit are connected to the corresponding group and the inputs of the first, second and third memory blocks, the information outputs of which are connected respectively to the single inputs of the first and second parity blocks and the third state detection unit, the control input of which is connected to the output of the second element And, the sync inputs of the third state detection unit, the first and second triggers combined and connected to the synchronization output of the control unit, the information inputs of the first and second triggers are connected respectively to the outputs of the first and second control units h the outputs of the first and second triggers and the information output of the third state detection unit — respectively, with the information inputs of the first, second, and third memory blocks and inputs of the OR element — NOT, the output of which is connected to the first trigger input of the temporary signal generator, the second trigger input of which is connected to input "Read-write" of the analyzer.

2. The analyzer according to claim 1, characterized in that the control unit contains two counters, a decoder and a pulse shaper, the combined inputs of the initial installation of the first and second counters and a pulse shaper are the input of the initial installation of the block, the clock input of the first counter is the clock input of the block, the outputs of the first the counter is connected to the inputs of the decoder, the control input of which is the “Read-write” input of the block, the first and second outputs of the decoder are a group of control outputs of the block, the third output of the decoder is connected nen a clock terminal of the second counter, the outputs of which are a group of addressable unit outputs the start input of a pulse shaper connected to the output end of the counting of the first counter, the output is the output of the pulse shaper block synchronization.

3. The analyzer according to claim 1, characterized in that the third state detection unit contains two triggers, a comparison circuit, an And element, and a pulse shaper, the clock input of the first trigger being an input to the control unit, the output of the first trigger connected to the first input of the comparison circuit, the second input which is the information input of the block, and the output is connected to the information input of the second trigger, the output of which is the information output of the block, the output of the initial installation of the first trigger is connected to the output of the element And, the first input d is combined with the initial setting input of the second flip-flop and a pulse shaper and the input unit the initial setting, the second input of the AND element is connected to the output of the pulse shaper, is combined with the clock which the clock of the second flip-flop and a clock terminal block.