RU2012133248A - Быстродействующая схема сложения, сравнения и выбора - Google Patents

Быстродействующая схема сложения, сравнения и выбора Download PDF

Info

Publication number
RU2012133248A
RU2012133248A RU2012133248/08A RU2012133248A RU2012133248A RU 2012133248 A RU2012133248 A RU 2012133248A RU 2012133248/08 A RU2012133248/08 A RU 2012133248/08A RU 2012133248 A RU2012133248 A RU 2012133248A RU 2012133248 A RU2012133248 A RU 2012133248A
Authority
RU
Russia
Prior art keywords
acs
module
level
transfer
metrics
Prior art date
Application number
RU2012133248/08A
Other languages
English (en)
Inventor
Андрей Павлович Соколов
Павел Анатольевич Пантелеев
Эльяр Эльдарович Гасанов
Илья Владимирович Незнанов
Юрий Семенович ШУТКИН
Original Assignee
ЭлЭсАй Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ЭлЭсАй Корпорейшн filed Critical ЭлЭсАй Корпорейшн
Priority to RU2012133248/08A priority Critical patent/RU2012133248A/ru
Priority to US13/869,187 priority patent/US20140040342A1/en
Priority to JP2013158476A priority patent/JP2014045480A/ja
Priority to TW102129021A priority patent/TW201442438A/zh
Priority to CN201310376259.1A priority patent/CN104124983A/zh
Priority to KR1020130115123A priority patent/KR20140127134A/ko
Priority to EP20130187211 priority patent/EP2797237A1/en
Publication of RU2012133248A publication Critical patent/RU2012133248A/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02—Comparing digital values
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/395—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using a collapsed trellis, e.g. M-step algorithm, radix-n architectures with n>2
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H03M13/4107—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing add, compare, select [ACS] operations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6577—Representation or format of variables, register sizes or word-lengths and quantization

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Error Detection And Correction (AREA)

Abstract

1. Способ итеративного выполнения операции сложения, сравнения и выбора (ACS), способ для одной итерации, содержащий этапы, на которых:предоставляют, по меньшей мере, две метрики состояний с арифметикой с запоминанием переноса на первый модуль уровня ACS, имеющий первые соответствующие компоненты суммы;производят посредством первого модуля уровня ACS, первый набор, по меньшей мере, из двух вычисляемых метрик состояний в арифметике с запоминанием переноса в ответ на первый набор, по меньшей мере, из двух соответствующих метрик ветви в одном цикле синхронизации;применяют первый набор, по меньшей мере, из двух вычисляемых метрик состояний ко второму модулю уровня ACS, имеющему вторую соответствующую сумму и компоненты переноса;производят посредством второго модуля уровня ACS, второй набор, по меньшей мере, из двух вычисляемых метрик состояний в арифметике с запоминанием переноса в ответ на второй набор, по меньшей мере, из двух соответствующих метрик ветви и первый набор, по меньшей мере, из двух вычисляемых метрик состояний в цикле синхронизации;сохраняют второй набор, по меньшей мере, еще из двух вычисляемых метрик состояний в качестве компонентов переноса второго модуля уровня ACS; ипредоставляют второй набор, по меньшей мере, из двух вычисляемых метрик состояний на первый модуль уровня ACS для следующей итерации.2. Устройство по п.1, в котором компоненты переноса сохраняются в регистрах для хранения.3. Устройство для выполнения операции сложения, сравнения и выбора (ACS), содержащее:по меньшей мере, два уровня ACS, соединенные последовательно и сконфигурированные для формирования итеративной петли с компонентами переноса

Claims (17)

1. Способ итеративного выполнения операции сложения, сравнения и выбора (ACS), способ для одной итерации, содержащий этапы, на которых:
предоставляют, по меньшей мере, две метрики состояний с арифметикой с запоминанием переноса на первый модуль уровня ACS, имеющий первые соответствующие компоненты суммы;
производят посредством первого модуля уровня ACS, первый набор, по меньшей мере, из двух вычисляемых метрик состояний в арифметике с запоминанием переноса в ответ на первый набор, по меньшей мере, из двух соответствующих метрик ветви в одном цикле синхронизации;
применяют первый набор, по меньшей мере, из двух вычисляемых метрик состояний ко второму модулю уровня ACS, имеющему вторую соответствующую сумму и компоненты переноса;
производят посредством второго модуля уровня ACS, второй набор, по меньшей мере, из двух вычисляемых метрик состояний в арифметике с запоминанием переноса в ответ на второй набор, по меньшей мере, из двух соответствующих метрик ветви и первый набор, по меньшей мере, из двух вычисляемых метрик состояний в цикле синхронизации;
сохраняют второй набор, по меньшей мере, еще из двух вычисляемых метрик состояний в качестве компонентов переноса второго модуля уровня ACS; и
предоставляют второй набор, по меньшей мере, из двух вычисляемых метрик состояний на первый модуль уровня ACS для следующей итерации.
2. Устройство по п.1, в котором компоненты переноса сохраняются в регистрах для хранения.
3. Устройство для выполнения операции сложения, сравнения и выбора (ACS), содержащее:
по меньшей мере, два уровня ACS, соединенные последовательно и сконфигурированные для формирования итеративной петли с компонентами переноса в одном цикле синхронизации,
в котором уровень ACS включает в себя, по меньшей мере, две метрики ветви, представленные посредством множества битов и сумматоров и сконфигурированный для i) формирования множества метрик состояний в соответствии с арифметикой с запоминанием переноса и множеством мультиплексоров, и ii) выполнения выбора максимальной метрики состояний в арифметике с запоминанием переноса, которая сохранена в компонентах переноса.
4. Устройство по п.3, в котором компоненты переноса хранятся в соответствующих регистрах.
5. Устройство по п.3, в котором модуль ACS сконфигурирован для выполнения операции ACS из четырех операндов (ACS4).
6. Устройство по п.3, в котором модуль ACS сконфигурирован для выполнения операции ACS из восьми операндов (ACS8).
7. Устройство по п.3, в котором модуль ACS сконфигурирован для выполнения операции ACS из шестнадцати операндов (ACS16).
8. Устройство для выполнения операции сложения, сравнения и выбора (ACS), содержащее:
по меньшей мере, два уровня модуля ACS, сконфигурированных для выполнения вычислений метрики состояний с использованием арифметики с запоминанием переноса, причем каждый из них имеет соответствующие входное и выходное состояния и соответствующие входной и выходной векторы; и
компоненты переноса сохраненных метрик состояний,
при этом выходное состояние предыдущего уровня модуля ACS предоставляется на следующий уровень модуля ACS, имеющий входной вектор, отличный от входного вектора предыдущего уровня модуля ACS, причем устройство сконфигурировано для формирования вычисления уровня ACS в одном цикле синхронизации для генерирования, по меньшей мере, максимальной метрики состояний в арифметике с запоминанием переноса.
9. Устройство по п.8, в котором компоненты переноса хранятся в соответствующих регистрах.
10. Устройство по п.8, в котором модуль ACS сконфигурирован для выполнения операции ACS из четырех операндов (ACS4).
11. Устройство по п.8, в котором модуль ACS сконфигурирован для выполнения операции ACS из восьми операндов (ACS8).
12. Устройство по п.8, в котором модуль ACS сконфигурирован для выполнения операции ACS из шестнадцати операндов (ACS16).
13. Решетчатый декодер, содержащий:
запоминающее устройство, включающее в себя набор регистров; и
модуль сложения, сравнения и выбора (ACS), включающий в себя:
по меньшей мере, два модуля уровня ACS, соединенные последовательно и сконфигурированные для формирования петли обратной связи с компонентами переноса в одном цикле синхронизации, в котором модуль уровня ACS включает в себя, по меньшей мере, две метрики ветви, представленные посредством множества битов и сумматоров, сконфигурированных для генерирования множества метрик состояний, использующих арифметику с запоминанием переноса, а множество мультиплексоров сконфигурировано для выполнения выбора максимальной метрики состояний в арифметике с запоминанием переноса, хранящейся в запоминающем устройстве в виде компонентов переноса.
14. Устройство по п.13, в котором компоненты переноса хранятся в соответствующих регистрах запоминающего устройства.
15. Устройство по п.13, в котором модуль ACS сконфигурирован для выполнения операции ACS из четырех операндов (ACS4).
16. Устройство по п.13, в котором модуль ACS сконфигурирован для выполнения операции ACS из восьми операндов (ACS8).
17. Устройство по п.13, в котором модуль ACS сконфигурирован для выполнения операции ACS из шестнадцати операндов (ACS16).
RU2012133248/08A 2012-08-02 2012-08-02 Быстродействующая схема сложения, сравнения и выбора RU2012133248A (ru)

Priority Applications (7)

Application Number Priority Date Filing Date Title
RU2012133248/08A RU2012133248A (ru) 2012-08-02 2012-08-02 Быстродействующая схема сложения, сравнения и выбора
US13/869,187 US20140040342A1 (en) 2012-08-02 2013-04-24 High speed add-compare-select circuit
JP2013158476A JP2014045480A (ja) 2012-08-02 2013-07-31 高速加算比較選択回路
TW102129021A TW201442438A (zh) 2012-08-02 2013-08-13 高速加入－比較－選擇電路
CN201310376259.1A CN104124983A (zh) 2012-08-02 2013-08-26 高速加比选电路
KR1020130115123A KR20140127134A (ko) 2012-08-02 2013-09-27 고속의 가산-비교-선택 회로
EP20130187211 EP2797237A1 (en) 2012-08-02 2013-10-03 High speed add-compare-select circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2012133248/08A RU2012133248A (ru) 2012-08-02 2012-08-02 Быстродействующая схема сложения, сравнения и выбора

Publications (1)

Publication Number Publication Date
RU2012133248A true RU2012133248A (ru) 2014-02-10

Family

ID=50026568

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2012133248/08A RU2012133248A (ru) 2012-08-02 2012-08-02 Быстродействующая схема сложения, сравнения и выбора

Country Status (7)

Country Link
US (1) US20140040342A1 (ru)
EP (1) EP2797237A1 (ru)
JP (1) JP2014045480A (ru)
KR (1) KR20140127134A (ru)
CN (1) CN104124983A (ru)
RU (1) RU2012133248A (ru)
TW (1) TW201442438A (ru)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105162474B (zh) * 2015-09-09 2018-11-27 北京思朗科技有限责任公司 一种基四算法下的加比选计算方法和装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7020830B2 (en) * 2001-12-24 2006-03-28 Agere Systems Inc. High speed add-compare-select operations for use in viterbi decoders
US7290200B2 (en) * 2002-07-12 2007-10-30 Stmicroelectronics, Inc. E2PR4 viterbi detector and method for adding a branch metric to the path metric of the surviving path after selecting the surviving path
US7346836B2 (en) * 2002-07-12 2008-03-18 Stmicroelectronics, Inc. E2PR4 viterbi detector and method for adding a branch metric to the path metric of the surviving path while selecting the surviving path
DE10255426B3 (de) * 2002-11-28 2004-03-18 Infineon Technologies Ag Viterbi-Decoder
US8205145B2 (en) * 2002-12-18 2012-06-19 Texas Instruments Incorporated High-speed add-compare-select (ACS) circuit
US20060056503A1 (en) * 2004-09-13 2006-03-16 Regents Of The University Of Minnesota Pipelined parallel decision feedback decoders for high-speed communication systems
US7861147B2 (en) * 2006-12-08 2010-12-28 Via Technologies, Inc. ACS unit and method thereof
KR101114667B1 (ko) * 2009-04-09 2012-03-05 세종대학교산학협력단 비터비 복호 장치 및 방법
US8554823B2 (en) * 2010-09-02 2013-10-08 Texas Instruments Incorporated Technique for optimization and re-use of hardware in the implementation of instructions used in viterbi and turbo decoding, using carry and save arithmetic
US8554824B2 (en) * 2010-09-02 2013-10-08 Texas Instruments Incorporated Efficient technique for optimal re-use of hardware in the implementation of instructions used in viterbi, turbo and LPDC decoders

Also Published As

Publication number Publication date
CN104124983A (zh) 2014-10-29
JP2014045480A (ja) 2014-03-13
EP2797237A1 (en) 2014-10-29
TW201442438A (zh) 2014-11-01
US20140040342A1 (en) 2014-02-06
KR20140127134A (ko) 2014-11-03

Similar Documents

Publication Publication Date Title
CN106445471B (zh) 处理器和用于在处理器上执行矩阵乘运算的方法
GB2582094A (en) Matrix computation engine
JP2016530631A5 (ru)
Huynh Deep neural network accelerator based on FPGA
CN102521211B (zh) 一种求解有限域上线性方程组的并行装置
US9928037B2 (en) Modulo calculation using polynomials
Liu et al. WinoCNN: Kernel sharing Winograd systolic array for efficient convolutional neural network acceleration on FPGAs
KR102399200B1 (ko) 연상 메모리 내의 장비트 가산 및 장비트 승산을 위한 시스템 및 방법
CN114063973B (zh) 伽罗华域乘法器及纠删编解码系统
CN105227259A (zh) 一种m序列并行产生方法和装置
CN103532888B (zh) 数据处理装置以及消除干扰的方法
RU2012133248A (ru) Быстродействующая схема сложения, сравнения и выбора
Lee et al. Small-area parallel syndrome calculation for strong BCH decoding
JP2014045480A5 (ru)
Ma et al. Accelerating SVD computation on FPGAs for DSP systems
US9871554B2 (en) Method and vector computing unit for implementing de-scrambling and de-spreading, and computer storage medium
RU2017126055A (ru) Электронное вычислительное устройство
CN106921395B (zh) Ldpc编码方法及其装置
RU2011106012A (ru) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОЭФФИЦИЕНТОВ БУЛЕВЫХ ПРЕОБРАЗОВАНИЙ НАД ПОЛЕМ ГАЛУА GF(2n)
CN106911335B (zh) Ldpc编码器
Borowicz et al. GIM (Ghost In the Machine): A Coarse-Grained Reconfigurable Compute-In-Memory Platform for Exploring Machine-Learning Architectures
Sato Combinatorial relaxation algorithm for the entire sequence of the maximum degree of minors in mixed polynomial matrices
CN104579364B (zh) Cdr中基于四级流水线的高速qc-ldpc编码器
Borowicz et al. GIM (Ghost in the Machine): A DSP-Inspired Accelerator Platform for Exploring Machine-Learning Architectures
JP2014170556A5 (ru)

Legal Events

Date Code Title Description
FA93 Acknowledgement of application withdrawn (no request for examination)

Effective date: 20150803