RU2011145864A - Устройство перестановок и сдвигов битов данных в микропроцессорах - Google Patents

Abstract

1. Устройство перестановок и сдвигов битов данных в микропроцессорах, характеризующееся тем, что включает многоуровневую коммутационную сеть baseline или обратную многоуровневую коммутационную сеть ibaseline, с n-разрядным входом данных X-X, n-разрядным выходом данных Y-Y, m-разрядным входом C-Cкода управления сетью; устройство также включает n-разрядный мультиплексор 2→1 входных данных с первым n-разрядным входом X-X, вторым n-разрядным входом X-X, входом управления A, соединенным с бинарным входом AOR управления маскированием на выходе и мультиплексором входных данных устройства, n-разрядным выходом Y-Y, соединенным с n-разрядным входом данных X-Xмногоуровневой коммутационной сети; устройство также включает n-разрядный входной соединитель с n-разрядным входом X-Xи n-разрядным выходом Y-Y, соединенным с первым n-разрядным входом X-Xn-разрядного мультиплексора 2→1 входных данных, входной соединитель обеспечивает фиксированные соединения входных и выходных разрядов; устройство также включает n-разрядный блок маскирования данных на входе с первым n-разрядным входом данных X-X, вторым n-разрядным входом F-F, n-разрядным выходом Y-Y, соединенным с n-разрядным входом X-Xвходного соединителя и со вторым n-разрядным входом X-X, n-разрядного мультиплексора 2→1 входных данных; устройство также включает m-разрядный мультиплексор 2→1 битов управления с входом управления AC, первым m-разрядным входом C-Cбитов управления, вторым m-разрядным входом C-Cбитов управления, m-разрядным выходом Y-Y, соединенным с m-разрядным входом C-Cкода управления сетью; устройство также включает блок формирования битов маскирования и управления с бинарным входом AOR, соединенным с бинар�

Claims (8)

1. Устройство перестановок и сдвигов битов данных в микропроцессорах, характеризующееся тем, что включает многоуровневую коммутационную сеть baseline или обратную многоуровневую коммутационную сеть ibaseline, с n-разрядным входом данных X₁-X_n, n-разрядным выходом данных Y₁-Y_n, m-разрядным входом C_1,1-C_n/2,k кода управления сетью; устройство также включает n-разрядный мультиплексор 2→1 входных данных с первым n-разрядным входом X_1,1-X_1,n, вторым n-разрядным входом X_2,1-X_2,n, входом управления A, соединенным с бинарным входом AOR управления маскированием на выходе и мультиплексором входных данных устройства, n-разрядным выходом Y₁-Y_n, соединенным с n-разрядным входом данных X₁-X_n многоуровневой коммутационной сети; устройство также включает n-разрядный входной соединитель с n-разрядным входом X₁-X_n и n-разрядным выходом Y₁-Y_n, соединенным с первым n-разрядным входом X_1,1-X_1,n n-разрядного мультиплексора 2→1 входных данных, входной соединитель обеспечивает фиксированные соединения входных и выходных разрядов; устройство также включает n-разрядный блок маскирования данных на входе с первым n-разрядным входом данных X₁-X_n, вторым n-разрядным входом F₁-F_n, n-разрядным выходом Y₁-Y_n, соединенным с n-разрядным входом X₁-X_n входного соединителя и со вторым n-разрядным входом X_2,1-X_2,n, n-разрядного мультиплексора 2→1 входных данных; устройство также включает m-разрядный мультиплексор 2→1 битов управления с входом управления AC, первым m-разрядным входом C_1,1,1-C_1,n/2,k битов управления, вторым m-разрядным входом C_2,1,1-C_2,n/2,k битов управления, m-разрядным выходом Y_1,1-Y_n/2,k, соединенным с m-разрядным входом C_1,1-C_n/2,k кода управления сетью; устройство также включает блок формирования битов маскирования и управления с бинарным входом AOR, соединенным с бинарным входом управления маскированием на выходе и мультиплексором входных данных устройства, бинарным входом RL управления направлением сдвига данных, бинарным входом AMUX управления мультиплексором битов маскирования, бинарным входом AIOR управления маскированием на входе, n-разрядным входом F₁-F_n битов маскирования, k-разрядным входом A₀-A_k-1 значения числа сдвига данных, n-разрядным выходом FI₁-FI_n битов маскирования входных данных, соединенным со вторым n-разрядным входом F₁-F_n блока маскирования данных на входе, n-разрядным выходом FO₁-FO_n битов маскирования выходных данных, (n-1)-разрядным выходом С₁-C_n-1 кода маскирования данных на входе, (n-1)-разрядным выходом C₁-C_n-1 кода управления сдвигом, соединенным с вторым m разрядным входом С_2,1,1-C_2,n/2,k битов управления мультиплексора 2→1 битов управления; устройство также включает n-разрядный блок маскирования данных на выходе с первым n-разрядным входом Х₁-X_n, соединенным с n-разрядным выходом данных Y₁-Y_n многоуровневой коммутационной сети, вторым n-разрядным входом F₁-F_n, соединенным с n-разрядным выходом битов маскирования выходных данных FO₁-FO_n, n-разрядным выходом Y₁-Y_n; устройство также включает n-разрядный выходной соединитель с n-разрядным выходом Y₁-Y_n, n-разрядным входом Х₁-X_n, соединенным с n-разрядным выходом Y₁-Y_n n-разрядного блока маскирования данных на выходе, выходной соединитель обеспечивает фиксированные соединения входных и выходных разрядов; устройство также включает n-разрядный мультиплексор 2→1 выходных данных с первым n-разрядным входом X_1,1-X_1,n, соединенным с n-разрядным выходом Y₁-Y_n n-разрядного блока маскирования данных на выходе, вторым n-разрядным входом X_2,1-X_2,n, соединенным с n-разрядным выходом Y₁-Y_n n-разрядного выходного соединителя, входом управления A, соединенным с бинарным входом управления мультиплексором выходных данных AOUT устройства, n-разрядным выходом данных Y₁-Y_n.

2. Устройство по п.1, характеризующееся тем, что при использовании сети baseline бит i-го разряда C_i,

кода управления сдвигом подают на входы разрядов C_2,q,r второго m-разрядного входа мультиплексора битов управления, где индекс q - целое число и INT(i-2^r-1)·2^k-r<q<(INT((i-2^r-1))+1)·2^k-r+1, r=INT(log₂(i))+1, INT - функция, выделяющая целую часть аргумента.

3. Устройство по п.1, характеризующееся тем, что при использовании сети ibaseline на входы разрядов C_2,q,j, где

,

, второго m-разрядного входа мультиплексора битов управления подают бит i-го разряда C_i (n-1)-разрядного выхода C₁-C_n-1 кода управления сдвигом, причем i=mod(q-1,2^j-1)+2^j-1, где mod(q-1,2^j-1) - функция, вычисляющая число q-1 по модулю 2^j-1.

4. Устройство по п.1, характеризующееся тем, что блок формирования битов маскирования и управления включает первый блок побитовой дизъюнкции с n-разрядным входом данных X₁-X_n, соединенным с n-разрядным входом F₁-F_n битов маскирования, n-разрядным выходом данных Y₁-Y_n, и входом AOR, первый блок побитовой дизъюнкции осуществляет функции побитовое логическое ИЛИ Y_i=X_i∨AOR, где

; блок формирования битов маскирования и управления также включает n-разрядный мультиплексор битов маскирования, с выходом FO₁-FO_n, первым n-разрядным входом X_1,1-X_1,n, вторым n-разрядным входом X_2,1-X_2,n, соединенным выходом Y₁-Y_n первого блока побитовой дизъюнкции, входом AMUX, блок формирования битов маскирования и управления также включает n логических инверторов D₁-D_n и n-1 модуль формирования битов кода управления сдвигом M_i,j, где

,

, каждый из которых имеет три бинарных входа f, ci, rotr, три бинарных выхода c, f₁, f₂ и выполняет логические функции:

,

,

, входы rotr всех модулей M_i,j соединены с входом RL, модули M_i,j соединены так, что образуют двоичное дерево с k уровнями, при этом на уровне j содержится 2^j-1 модулей M_i,j, причем выход с каждого из модулей M_i,j соединен с выходом C_p блока формирования битов маскирования и управления, где p=2^j-1+i-1, выход f₁ каждого модуля M_i,j, расположенного на уровне j, соединен с входом f модуля M_2i-1,j+,1, расположенного на уровне j+1, выход f₂ каждого модуля M_i,j, расположенного на уровне j, соединен с входом f модуля M_2i,j+1, расположенного на уровне j+1, вход f модуля M_1,1 предназначен для сигнала с низким логическим уровнем, вход ci каждого модуля M_i,j, расположенного па уровне j, соединен с входом разряда A_j-1 входа A₀-A_k-1, выход f₁ каждого модуля M_i,k, расположенного на k-ом уровне, соединен с входом логического инвертора D_2i-1, выход f₂ каждого модуля M_i,k, расположенного на k-ом уровне, где

, соединен с входом логического инвертора D_2i, каждый выход логического инвертора D_i, где

, соединен с разрядом X_1,i первого входа мультиплексора битов маскирования; блок формирования битов маскирования и управления включает второй блок побитовой дизъюнкции с n-разрядным входом данных X₁-X_n, соединенным с n-разрядным входом F₁-F_n битов маскирования, выходом FI₁-FI_n, входом AIOR, второй блок побитовой дизъюнкции осуществляет функции побитовое логическое ИЛИ Y_i=X_i∨AIOR, где

.

5. Устройство по п.1, характеризующееся тем, что многоуровневая коммутационная сеть baseline состоит из переключателей T_i,j, где

,

, расположенных в матричном порядке по n/2 линиям и k=log₂n уровням, каждый переключатель имеет два бинарных входа X₁, Х₂, два бинарных выхода Y₁, Y₂ и бинарный вход управляющего сигнала C, каждый переключатель реализует логические функции

,

, бинарные входы управляющих сигналов переключателей сети образуют m-разрядный вход C_1,1-C_n/2,k кода управления многоуровневой коммутационной сетью baseline, причем бинарный вход C переключателя T_i,j, где

,

, соединен с входом разряда C_i,j кода управления многоуровневой коммутационной сетью baseline, каждый переключатель сети j-ого уровня, где

, расположенный на линии с номером i, соединен первым выходом Y₁ с первым входом X₁ при нечетном i или со вторым входом X₂ при четном i переключателя j+1 уровня, расположенного на линии с номером

, а вторым выходом Y₂ с первым входом X₁ при нечетном i или со вторым входом X₂ при четном i переключателя j+1 уровня сети, расположенного на линии с номером

, где INT - функция вычисления целой части от аргумента; первые входы X₁ переключателей первого уровня T_i,1 где

, являются входами нечетных разрядов X_2i-1 n-разрядного входа сети baseline, вторые входы X₂ переключателей первого уровня T_i,1, где

, являются входами четных разрядов X_2i, n-разрядного входа сети baseline, первые выходы Y₁ переключателей последнего уровня T_i,k, где

, являются выходами нечетных разрядов Y_2i-1 n-разрядного выхода сети baseline, вторые выходы Y₂ переключателей последнего уровня T_i,k где

, являются выходами четных разрядов Y_2i, n-разрядного выхода сети baseline.

6. Устройство по п.1, характеризующееся тем, что обратная многоуровневая коммутационная сеть ibaseline состоит из переключателей T_i,j, где

,

, расположенных в матричном порядке по n/2 линиям и k=log₂n уровням, каждый переключатель имеет два бинарных входа X₁, X₂, два бинарных выхода Y₁, Y₂ и бинарный вход управляющего сигнала C, каждый переключатель реализует логические функции

,

, бинарные входы управляющих сигналов переключателей сети образуют m-разрядный вход C_1,1-C_n/2,k кода управления обратной многоуровневой коммутационной сетью ibaseline, причем бинарный вход C переключателя T_i,j, где

,

, соединен с входом разряда C_i,j кода управления обратной многоуровневой коммутационной сетью ibaseline, каждый переключатель сети (k-j+1)-го уровня, где

, расположенный на линии с номером i, соединен первым входом X₁ с первым выходом Y₁ при нечетном i или со вторым выходом Y₂ при четном i переключателя (k-j)-го уровня, расположенного на линии с номером

, а вторым входом X₂ с первым выходом Y₁ при нечетном i или со вторым выходом Y₂ при четном i переключателя (k-j)-ого уровня сети, расположенного на линии с номером

, где INT - функция вычисления целой части от аргумента, первые входы X₁ переключателей первого уровня T_i,1, где

, являются входами нечетных разрядов X_2i-1 n-разрядного входа сети ibaseline, вторые входы X₂ переключателей первого уровня T_i,1, где

, являются входами четных разрядов X_2i n-разрядного входа сети ibaseline, первые выходы Y₁ переключателей последнего уровня T_i,k где

, являются выходами нечетных разрядов Y_2i-1 n-разрядного выхода сети ibaseline, вторые выходы Y₂ переключателей последнего уровня T_i,k где

, являются выходами четных разрядов Y_2i n-разрядного выхода сети ibaseline.

7. Устройство по п.1, характеризующееся тем, что каждый входной разряд X_i выходного соединителя соединен с выходным разрядом Y_j, причем, если i - нечетное число, то j=m, а если i - четное число, то j=m+n/2, где число m определяют путем последовательного вычисления функции ξ_p(x)=2х-1+a _p, где

, аргументом функции ξ_p является значение функции ξ_p-1, а аргументом функции ξ₁ является 1, значение a _p определяют из двоичного представления номера i=a _k-12^k-1+…+a ₁2¹+a ₀2⁰.

8. Устройство по п.1, характеризующееся тем, что каждый выходной разряд Y_i входного соединителя соединен с входным разрядом X_j, причем, если i - нечетное число, то j=m, а если i - четное число, то j=m+n/2, где число m определяют путем последовательного вычисления функции ξ_p(x)=2х-1+a _p, где

, аргументом функции ξ_p является значение функции ξ_p-1, а аргументом функции ξ₁ является 1, значение a _p определяют из двоичного представления номера i=a _k-12^k-1+…+a ₁2¹+a ₀2⁰.