RU2009146394A

RU2009146394A - Передача пилот-сигнала и данных в системе mimo, применяя субполосное мультиплексирование

Info

Publication number: RU2009146394A
Application number: RU2009146394/09A
Authority: RU
Inventors: Рави ПАЛАНКИ (US); Рави ПАЛАНКИ; Аамод КХАНДЕКАР (US); Аамод КХАНДЕКАР; Арак СУТИВОНГ (TH); Арак СУТИВОНГ
Original assignee: Квэлкомм Инкорпорейтед (US); Квэлкомм Инкорпорейтед
Priority date: 2005-06-16
Filing date: 2009-12-14
Publication date: 2011-06-20
Also published as: RU2008101674A; RU2387076C2

Abstract

1. Устройство, содержащее: ! первый процессор, приспособленный для того, чтобы: ! выбирать субдиапазон из набора субдиапазонов; ! генерировать первую последовательность символов контрольного сигнала для передачи в субдиапазоне, причем символы контрольного сигнала являются ортогональными и приспособлены для чередования со второй последовательностью символов, сгенерированной во втором процессоре; и ! генерировать первую последовательность символов данных, причем первая последовательность символов данных является неортогональной ко второй последовательности символов данных, сгенерированной во втором процессоре; и ! передатчик, связанный с первым процессором, для передачи первой последовательности символов контрольного сигнала и первой последовательности символов данных. ! 2. Устройство по п.1, в котором первая последовательность символов контрольного сигнала является последовательностью символов множественного доступа с частотным разделением с единственной несущей (SC-FDMA). ! 3. Устройство по п.1, в котором первая последовательность символов данных является последовательностью SC-FDMA символов. ! 4. Способ, содержащий этапы, на которых: ! выбирают субдиапазон из набора субдиапазонов; ! генерируют первую последовательность символов контрольного сигнала для передачи в субдиапазоне, причем символы контрольного сигнала являются ортогональными ко второй последовательности символов контрольного сигнала и приспособлены для чередования со второй последовательностью символов, сгенерированной во втором процессоре; ! генерируют первую последовательность символов данных, причем первая последовательность с�

Claims

1. Устройство, содержащее:

первый процессор, приспособленный для того, чтобы:

выбирать субдиапазон из набора субдиапазонов;

генерировать первую последовательность символов контрольного сигнала для передачи в субдиапазоне, причем символы контрольного сигнала являются ортогональными и приспособлены для чередования со второй последовательностью символов, сгенерированной во втором процессоре; и

генерировать первую последовательность символов данных, причем первая последовательность символов данных является неортогональной ко второй последовательности символов данных, сгенерированной во втором процессоре; и

передатчик, связанный с первым процессором, для передачи первой последовательности символов контрольного сигнала и первой последовательности символов данных.

2. Устройство по п.1, в котором первая последовательность символов контрольного сигнала является последовательностью символов множественного доступа с частотным разделением с единственной несущей (SC-FDMA).

3. Устройство по п.1, в котором первая последовательность символов данных является последовательностью SC-FDMA символов.

4. Способ, содержащий этапы, на которых:

выбирают субдиапазон из набора субдиапазонов;

генерируют первую последовательность символов контрольного сигнала для передачи в субдиапазоне, причем символы контрольного сигнала являются ортогональными ко второй последовательности символов контрольного сигнала и приспособлены для чередования со второй последовательностью символов, сгенерированной во втором процессоре;

генерируют первую последовательность символов данных, причем первая последовательность символов данных является неортогональной ко второй последовательности символов данных, сгенерированной во втором процессоре; и

передают первую последовательность символов контрольного сигнала и первую последовательность символов данных.

5. Способ по п.4, в котором первая последовательность символов контрольного сигнала является последовательностью SC-FDMA символов.

6. Способ по п.4, в котором первая последовательность символов данных является последовательностью SC-FDMA символов.

7. Устройство, содержащее:

средство выбора субдиапазона из набора субдиапазонов;

средство генерации первой последовательности символов контрольного сигнала для передачи в субдиапазоне, причем символы контрольного сигнала являются ортогональными и приспособлены для чередования со второй последовательностью символов, сгенерированной во втором процессоре;

средство генерации первой последовательности символов данных, причем первая последовательность символов данных является неортогональной ко второй последовательности символов данных, сгенерированной во втором процессоре; и

средство передачи первой последовательности символов контрольного сигнала и первой последовательности символов данных.

8. Устройство по п.7, в котором первая последовательность символов контрольного сигнала является последовательностью SC-FDMA символов.

9. Устройство по п.7, в котором первая последовательность символов данных является последовательностью SC-FDMA символов.

10. Устройство, содержащее:

генерировать первую последовательность символов данных, причем первая последовательность символов данных является неортогональной ко второй последовательности символов данных, сгенерированной во втором процессоре;

мультиплексор для мультиплексирования первой последовательности символов контрольного сигнала и

11. Устройство по п.10, в котором первая последовательность символов контрольного сигнала является последовательностью SC-FDMA символов.

12. Устройство по п.10, в котором первая последовательность символов данных является последовательностью SC-FDMA символов.

13. Способ, содержащий этапы, на которых:

генерируют первую последовательность символов данных, причем первая последовательность символов данных является неортогональной ко второй последовательности символов данных, сгенерированной во втором процессоре;

мультиплексируют первую последовательность символов контрольного сигнала; и

14. Способ по п.13, в котором первая последовательность символов контрольного сигнала является последовательностью SC-FDMA символов.

15. Способ по п.13, в котором первая последовательность символов данных является последовательностью SC-FDMA символов.

16. Устройство, содержащее:

средство генерации первой последовательности символов данных, причем первая последовательность символов данных является неортогональной ко второй последовательности символов данных, сгенерированной во втором процессоре;

средство мультиплексирования первой последовательности символов контрольного сигнала и

17. Устройство по п.16, в котором первая последовательность символов контрольного сигнала является последовательностью SC-FDMA символов.

18. Устройство по п.16, в котором первая последовательность символов данных является последовательностью SC-FDMA символов.

19. Устройство, содержащее:

генерировать первую последовательность символов контрольного сигнала, имеющих первую длительность, для передачи в субдиапазоне, причем символы контрольного сигнала являются ортогональными и приспособлены для чередования со второй последовательностью символов, сгенерированной во втором процессоре; и

генерировать первую последовательность символов данных, имеющих вторую длительность, причем первая последовательность символов данных является неортогональной ко второй последовательности символов данных, сгенерированной во втором процессоре;

мультиплексор для мультиплексирования первой последовательности символов контрольного сигнала; и

передатчик, присоединенный к первому процессору, для передачи первой последовательности символов контрольного сигнала и первой последовательности символов данных.

20. Устройство по п.19, в котором первая последовательность символов контрольного сигнала является последовательностью SC-FDMA символов.

21. Устройство по п.19, в котором первая последовательность символов данных является последовательностью SC-FDMA символов.

22. Способ, содержащий этапы, на которых:

генерируют первую последовательность символов контрольного сигнала, имеющих первую длительность, для передачи в субдиапазоне, причем символы контрольного сигнала являются ортогональными и приспособлены для чередования со второй последовательностью символов, сгенерированной во втором процессоре;

генерируют первую последовательность символов данных, имеющих вторую длительность, причем первая последовательность символов данных является неортогональной ко второй последовательности символов данных, сгенерированной во втором процессоре;

мультиплексируют первую последовательность символов контрольного сигнала и

23. Способ по п.22, в котором первая последовательность символов контрольного сигнала является последовательностью SC-FDMA символов.

24. Способ по п.22, в котором первая последовательность символов данных является последовательностью SC-FDMA символов.

25. Устройство, содержащее:

средство генерации первой последовательности символов контрольного сигнала, имеющих первую длительность, для передачи в субдиапазоне, причем символы контрольного сигнала являются ортогональными и приспособлены для чередования со второй последовательностью символов, сгенерированной во втором процессоре;

средство генерации первой последовательности символов данных, имеющих вторую длительность, причем первая последовательность символов данных является неортогональной ко второй последовательности символов данных, сгенерированной во втором процессоре;

26. Устройство по п.25, в котором первая последовательность символов контрольного сигнала является последовательностью SC-FDMA символов.

27. Устройство по п.25, в котором первая последовательность символов данных является последовательностью SC-FDMA символов.

28. Машиночитаемый носитель, на котором записан программный код, содержащий:

код, побуждающий процессор выбирать субдиапазон из набора субдиапазонов;

код, побуждающий процессор генерировать первую последовательность символов контрольного сигнала для передачи в субдиапазоне, причем символы контрольного сигнала являются ортогональными и приспособлены для чередования со второй последовательностью символов, сгенерированной во втором процессоре; и

код, побуждающий процессор генерировать первую последовательность символов данных, причем первая последовательность символов данных является неортогональной ко второй последовательности символов данных, сгенерированной во втором процессоре; и

код, побуждающий процессор управлять передачей первой последовательности символов контрольного сигнала и первой последовательности символов данных.