Claims (6)
1. Способ передачи дополнительных данных, заключающийся в том, что на передающей стороне сигнал дополнительных данных преобразуют в состоящий из кодовых последовательностей кодированный сигнал дополнительных данных, при этом в качестве сигнала дополнительных данных передают двоичный сигнал, в котором логическому состоянию 1 приводят в соответствие кодовую последовательность, а другому логическому состоянию приводят в соответствие инвертированную кодовую последовательность, причем каждая кодовая последовательность состоит из нескольких чипов (CHIP) и имеет значительно меньшую частоту чипа (fCHIP), чем частота битов сигнала полезных данных, затем кодированный сигнал дополнительных данных, который имеет меньшую амплитуду, чем сигнал полезных данных, накладывают на единицы сигнала полезных данных и передают образованный таким образом суммарный сигнал, на приемной стороне производят отделение кодированного сигнала дополнительных данных от сигнала полезных данных, затем проводят сравнение кодированного сигнала дополнительных данных с эталонными кодовыми последовательностями, после чего производят обратное преобразование в сигнал дополнительных данных, отличающийся тем, что сигнал дополнительных данных, который выделяют на приеме корреляционным методом, сравнивают с сигналом дополнительных данных, выделенным из сигнала полезных данных и сигнала наличия ошибки приемного оптического модуля, в случае различия сигналов дополнительных данных, выделенных независимыми методами, формируют команду переспроса, по которой в передатчике формируют и передают сигнал переспроса, при этом в качестве сигнала дополнительных данных передают состоящий из нескольких битов код опознания, несущий информацию о необходимости повторения предыдущего блока дополнительных данных, либо об увеличении/уменьшении скорости передачи дополнительных данных.1. The method of transmitting additional data, which consists in the fact that on the transmitting side, the additional data signal is converted into an encoded additional data signal consisting of code sequences, while a binary signal is transmitted as an additional data signal in which the code sequence is brought to logical state 1 , and an inverted code sequence is brought into correspondence with another logical state, and each code sequence consists of several of chips (CHIP) and has a significantly lower chip frequency (f CHIP ) than the bit rate of the payload signal, then the coded supplemental data signal, which has a smaller amplitude than the payload signal, is superimposed on the units of the payload signal and transmitted in this way total signal, on the receiving side, the coded additional data signal is separated from the useful data signal, then the coded additional data signal is compared with the reference code sequences by means of the data, after which the inverse conversion into an additional data signal is carried out, characterized in that the additional data signal, which is extracted at the reception by the correlation method, is compared with the additional data signal extracted from the useful data signal and the presence of an error signal of the receiving optical module, if the signals are different additional data, extracted by independent methods, form a cross-talk command, according to which the cross-talk signal is generated and transmitted in the transmitter, while up to olnitelnyh data transmitted consists of several bits identification code indicative of the need to repeat the previous block of additional data, either to increase / decrease the transmission of additional data rate.
2. Устройство передачи дополнительных данных, содержащее передающее устройство, в состав которого входят генератор опорных CHIP-сигналов, генератор кодовой последовательности, генератор кода опознавания, модулятор, передающий оптический модуль, при этом к выходу генератора опорных CHIP-сигналов подключен второй вход генератора кодовой последовательности, второй вход модулятора является входом сигнала полезных данных, выход модулятора подключен к передающему оптическому модулю, при этом вход волоконно-оптической линии связи соединен с выходом передающего устройства, которым является выход передающего оптического модуля, а выход волоконно-оптической линии связи подключен к приемному устройству, в состав которого входят приемный оптический модуль, фильтр, коррелятор, детектор дополнительных данных, дешифратор кода опознавания, при этом на вход приемного оптического модуля подается сигнал от волоконно-оптической линии связи, первый выход приемного оптического модуля соединен со входом фильтра и является выходом сигнала полезных данных приемного устройства, выход коррелятора соединен со входом детектора дополнительных данных, отличающееся тем, что в передающую часть дополнительно введены анализатор скорости вложения, коммутатор и оперативное запоминающее устройство, при этом на первый вход анализатора скорости вложения поступает сигнал полезных данных, на второй вход анализатора скорости вложения поступает сигнал дополнительных данных, третий вход анализатора скорости вложения соединен с выходом дешифратора кода опознавания приемного устройства, первый выход анализатора скорости вложения соединен с входом генератора опорных CHIP-сигналов, второй выход анализатора скорости вложения соединен с генератором кода опознавания и вторым входом коммутатора, первый вход генератора кодовой последовательности является входом сигнала дополнительных данных, первый выход генератора кодовой последовательности соединен со входом оперативного запоминающего устройства и первым входом коммутатора, к третьему входу которого подключен выход генератора кода опознавания, выход оперативного запоминающего устройства соединен с четвертым входом коммутатора, а первый выход коммутатора соединен с первым входом модулятора, второй выход генератора кодовой последовательности связан со вторым входом коррелятора приемного устройства, в приемную часть дополнительно введены восстановитель формы импульсов, анализатор сигнала дополнительных данных и схема сравнения, при этом выход фильтра связан с восстановителем формы импульсов, выход которого соединен с первым входом коррелятора, первый выход приемного оптического модуля связан с первым входом анализатора сигнала дополнительных данных, второй вход которого соединен со вторым выходом приемного оптического модуля, а выход анализатора дополнительных данных подключен ко второму входу схемы сравнения, первый вход которой соединен с выходом детектора дополнительных данных, первый выход схемы сравнения является так же выходом сигнала дополнительных данных приемного устройства, кроме того, связан с первым входом дешифратора кода опознавания, второй вход которого соединен со вторым выходом схемы сравнения.2. An additional data transmission device comprising a transmitting device, which includes a CHIP reference signal generator, a code sequence generator, an identification code generator, a modulator, an optical transmission module, and a second input of a code sequence generator is connected to the output of the CHIP reference signal generator , the second input of the modulator is the input of the useful data signal, the output of the modulator is connected to the transmitting optical module, while the input of the fiber-optic communication line is connected to the course of the transmitting device, which is the output of the transmitting optical module, and the output of the fiber-optic communication line is connected to the receiving device, which includes a receiving optical module, a filter, a correlator, an additional data detector, an identifier code decryptor, and the input of the receiving optical module a signal is fed from a fiber-optic communication line, the first output of the receiving optical module is connected to the input of the filter and is the output of the signal of useful data of the receiving device, the output is the analyzer is connected to the input of the additional data detector, characterized in that the transmitting part additionally includes an attachment rate analyzer, a switch and random access memory, while the first input of the attachment speed analyzer receives a useful data signal, the second input of the attachment speed analyzer receives an additional data signal , the third input of the nesting rate analyzer is connected to the output of the decoder of the recognition code of the receiving device, the first output of the nesting rate analyzer is connected nen with the input of the CHIP reference signal generator, the second output of the embedding rate analyzer is connected to the identification code generator and the second input of the switch, the first input of the code sequence generator is the input of the additional data signal, the first output of the code sequence generator is connected to the input of random access memory and the first input of the switch , to the third input of which the output of the identification code generator is connected, the output of random access memory is connected to the fourth input switch, and the first output of the switch is connected to the first input of the modulator, the second output of the code sequence generator is connected to the second input of the correlator of the receiving device, a pulse shape restorer, an additional data signal analyzer and a comparison circuit are additionally introduced into the receiving part, while the filter output is connected to the form restorer pulses, the output of which is connected to the first input of the correlator, the first output of the receiving optical module is connected to the first input of the signal analyzer of additional data, the second input of which is connected to the second output of the receiving optical module, and the output of the additional data analyzer is connected to the second input of the comparison circuit, the first input of which is connected to the output of the additional data detector, the first output of the comparison circuit is also the output of the additional data signal of the receiving device, except Moreover, it is connected with the first input of the identifier code decoder, the second input of which is connected to the second output of the comparison circuit.
3. Устройство по п.2, отличающееся тем, что анализатор скорости вложения состоит из выделителей тактовой частоты полезных и дополнительных данных, счетчика, постоянного запоминающего устройства программ, формирователя команд, соединенных следующим образом: сигнал полезных данных поступает на вход выделителя тактовой частоты полезных данных, а сигнал дополнительных данных поступает на вход выделителя тактовой частоты полезных данных, при этом выходы выделителей тактовой частоты полезных и дополнительных данных подключены к первому и второму входам счетчика, соответственно, выход счетчика соединен с первым входом формирователя команд, второй вход которого соединен с выходом постоянного запоминающего устройства программ, а третий вход подключен к выходу дешифратора кода опознавания приемной части, первый выход формирователя команд соединен со входом генератора CHIP-сигналов, а второй выход соединен с входом генератора кода опознавания и вторым входом коммутатора.3. The device according to claim 2, characterized in that the nesting rate analyzer consists of useful and additional data clock allocators, a counter, read-only program memory, a command generator connected as follows: the useful data signal is input to the useful data clock selector , and the additional data signal is fed to the input of the useful data clock selector, while the outputs of the useful and additional data clock selectors are connected to the first and to the other inputs of the counter, respectively, the output of the counter is connected to the first input of the command generator, the second input of which is connected to the output of the read-only memory of the program, and the third input is connected to the output of the decoder of the identification code of the receiving part, the first output of the command generator is connected to the input of the CHIP signal generator, and the second output is connected to the input of the identification code generator and the second input of the switch.
4. Устройство по п.2, отличающееся тем, что генератор кодовой последовательности имеет следующую структуру: вход элемента задержки является первым входом генератора кодовой последовательности, выход элемента задержки соединен со входом буфера, к первому и второму выходам которого подключены первые входы двух электронных ключей, выходы которых подключены к первому и второму входам логического элемента, выход которого является первым выходом генератора кодовой последовательности, ко вторым входам электронных ключей подключены выходы двух постоянных запоминающих устройств и второй вход коррелятора, входы постоянных запоминающих устройств являются вторым входом генератора кодовой последовательности.4. The device according to claim 2, characterized in that the code sequence generator has the following structure: the input of the delay element is the first input of the code sequence generator, the output of the delay element is connected to the input of the buffer, the first inputs of two electronic keys are connected to the first and second outputs of it, the outputs of which are connected to the first and second inputs of the logic element, the output of which is the first output of the code sequence generator, the outputs of the two are connected to the second inputs of the electronic keys uh of read-only memory devices and the second input of the correlator, the inputs of read-only memory devices are the second input of the code sequence generator.
5. Устройство по п.2, отличающееся тем, что анализатор сигнала дополнительных данных состоит из логического элемента, регулируемого элемента задержки, выделителя тактовой частоты, триггера, соединенных следующим образом: на первый вход логического элемента и второй вход триггера подключен первый выход приемного оптического модуля, а ко второму входу логического элемента подключен второй вход приемного оптического модуля, выход логического элемента соединен с первым входом триггера, выход которого соединен с входом выделителя тактовой частоты и первым входом регулируемого элемента задержки, выход выделителя тактовой частоты соединен со вторым входом регулируемого элемента задержки, выход которого является выходом анализатора сигнала дополнительных данных.5. The device according to claim 2, characterized in that the additional data signal analyzer consists of a logic element, an adjustable delay element, a clock selector, a trigger connected as follows: the first output of the receiving optical module is connected to the first input of the logic element and the second input of the trigger and the second input of the receiving optical module is connected to the second input of the logic element, the output of the logic element is connected to the first input of the trigger, the output of which is connected to the input of the clock isolator pilots at a first input and a controlled delay element, the clock extractor outlet is connected to a second input of the adjustable delay element, whose output is the output of the additional data signal analyzer.
6. Устройство по п.2, отличающееся тем, что схема сравнения имеет структуру: первый вход узла равнозначности является первым входом схемы сравнения, второй вход узла равнозначности соединен со вторым входом электронного ключа и является вторым входом схемы сравнения, выход узла равнозначности соединен с первым входом электронного ключа и является вторым выходом схемы сравнения, а выход электронного ключа является первым выходом схемы сравнения.
6. The device according to claim 2, characterized in that the comparison circuit has the structure: the first input of the equivalence node is the first input of the comparison circuit, the second input of the equivalence node is connected to the second input of the electronic key and is the second input of the comparison circuit, the output of the equivalence node is connected to the first the input of the electronic key is the second output of the comparison circuit, and the output of the electronic key is the first output of the comparison circuit.