RU2006134919A - Контроллер памяти для системы расчета разреженных данных и способ для него - Google Patents
Контроллер памяти для системы расчета разреженных данных и способ для него Download PDFInfo
- Publication number
- RU2006134919A RU2006134919A RU2006134919/09A RU2006134919A RU2006134919A RU 2006134919 A RU2006134919 A RU 2006134919A RU 2006134919/09 A RU2006134919/09 A RU 2006134919/09A RU 2006134919 A RU2006134919 A RU 2006134919A RU 2006134919 A RU2006134919 A RU 2006134919A
- Authority
- RU
- Russia
- Prior art keywords
- data
- memory controller
- memory
- processor system
- processor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract 22
- 239000011159 matrix material Substances 0.000 claims abstract 9
- 238000003491 array Methods 0.000 claims abstract 3
- 230000005540 biological transmission Effects 0.000 claims 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/383—Operand prefetching
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
- G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
1. Метод для обеспечения процессорной системы данными с помощью контроллера ЗУ, предусматривающий наличие:контроллера ЗУ, принимающего информационные запросы от процессорной системы;контроллера ЗУ, определяющего местоположение данных, соответствующих информационным запросам;контроллера ЗУ, обращающегося к данным и выполняющего их переупорядочивание;контроллера ЗУ, пересылающего переупорядоченные данные в процессорную систему; ипроцессорной системы, обрабатывающей переупорядоченные данные.2. Метод по п.1, включающий в себя далее этап инициализации, в ходе которого контроллер ЗУ загружает данные, будь то матричный и/или векторный массивы, и индексную информацию данных из основного ЗУ в локальное ЗУ контроллера ЗУ, причем этап поиска данных включает в себя определение местоположения данных в локальном ЗУ.3. Метод по п.1, в котором обращения к памяти представляют собой запросы на предвыборку данных, генерируемые процессорной системой.4. Метод по п.1, в котором этап поиска данных включает в себя организацию доступа к данным с использованием индексной информации, указывающей местоположение данных.5. Метод по п.4, в котором данные и индексная информация хранятся в определенном месте в локальном ЗУ контроллера ЗУ.6. Метод по п.4, в котором информация в виде матричных и/или векторных данных используется в математических операциях между векторными данными и разреженной матрицей.7. Метод по п.1, в котором этап доступа к данным и их переупорядочивания предусматривает изменение последовательности данных, подлежащих извлечению из основной памяти процессорной системы.8. Метод по п.1, в котором этап доступа к данным и их пер
Claims (24)
1. Метод для обеспечения процессорной системы данными с помощью контроллера ЗУ, предусматривающий наличие:
контроллера ЗУ, принимающего информационные запросы от процессорной системы;
контроллера ЗУ, определяющего местоположение данных, соответствующих информационным запросам;
контроллера ЗУ, обращающегося к данным и выполняющего их переупорядочивание;
контроллера ЗУ, пересылающего переупорядоченные данные в процессорную систему; и
процессорной системы, обрабатывающей переупорядоченные данные.
2. Метод по п.1, включающий в себя далее этап инициализации, в ходе которого контроллер ЗУ загружает данные, будь то матричный и/или векторный массивы, и индексную информацию данных из основного ЗУ в локальное ЗУ контроллера ЗУ, причем этап поиска данных включает в себя определение местоположения данных в локальном ЗУ.
3. Метод по п.1, в котором обращения к памяти представляют собой запросы на предвыборку данных, генерируемые процессорной системой.
4. Метод по п.1, в котором этап поиска данных включает в себя организацию доступа к данным с использованием индексной информации, указывающей местоположение данных.
5. Метод по п.4, в котором данные и индексная информация хранятся в определенном месте в локальном ЗУ контроллера ЗУ.
6. Метод по п.4, в котором информация в виде матричных и/или векторных данных используется в математических операциях между векторными данными и разреженной матрицей.
7. Метод по п.1, в котором этап доступа к данным и их переупорядочивания предусматривает изменение последовательности данных, подлежащих извлечению из основной памяти процессорной системы.
8. Метод по п.1, в котором этап доступа к данным и их переупорядочивания предусматривает форматирование данных, подлежащих извлечению из строк кэш-памяти процессорной системы, путем изменения пространственного расположения данных и их последовательности в памяти с целью обеспечения непрерывности данных.
9. Метод по п.1, в котором этап передачи данных контроллером памяти процессорной системе включает в себя:
загрузку данных в основную память процессорной системы и
загрузку данных процессорной системой из основной памяти в кэш-память процессора.
10. Метод по п.1, в котором процессорная система представляет собой блок центрального процессора вычислительной системы с установленным в нем контроллером ЗУ.
11. Метод по п.1, предусматривающий дополнительно выполнение операций с данными до передачи их процессорной системе.
12. Ускорительная система для компьютера, в составе которой имеются:
локальное ЗУ и
контроллер ЗУ, который принимает информационные вызовы от процессорной системы, находит в локальной памяти соответствующие им данные, обращается к этим данным, переупорядочивает их и передает переупорядоченные данные процессорной системе, которая затем обрабатывает переупорядоченные данные.
13. Ускорительная система по п.12, в которой контроллер памяти загружает массивы матричных и/или векторных данных вместе с их индексной информацией из основного ЗУ компьютера в локальное ЗУ.
14. Ускорительная система по п.12, в которой обращения к ЗУ являются запросами на предвыборку данных, генерируемыми процессорной системой.
15. Ускорительная система по п.12, в которой контроллер памяти обращается к данным с использованием индексной информации, указывающей местоположение данных.
16. Ускорительная система по п.15, в которой данные и индексная информация сохраняются на месте в локальном ЗУ ускорительной системы.
17. Ускорительная система по п.15, в которой информация представлена в виде матричных и/или векторных данных, используемых в математических операциях между векторными данными и разреженной матрицей.
18. Ускорительная система по п.12, в которой контроллер ЗУ изменяет последовательность данных, подлежащих передаче из основного ЗУ в процессорную систему.
19. Ускорительная система по п.12, в которой контроллер ЗУ изменяет последовательность данных, подлежащих отбору из строк кэш-памяти обрабатывающей системы, путем изменения пространственного расположения данных в ЗУ и создания нового порядка их следования для обеспечения непрерывности данных.
20. Ускорительная система по п.12, в которой контроллер ЗУ загружает переупорядоченные данные в основное ЗУ процессорной системы компьютера, откуда переупорядоченные данные загружаются в кэш-память процессорной системы.
21. Ускорительная система по п.12, в которой процессорная система представляет собой блок центрального процессора компьютера со встроенным контроллером ЗУ.
22. Ускорительная система по п.12, включающая в себя также обрабатывающую подсистему в составе ускорительной системы для выполнения операций с данными перед передачей данных процессорной системе.
23. Технология сопряжения ускорительной системы с системой мультипроцессорного компьютера, предусматривающая:
монтирование ускорительной системы на разъеме блока центрального процессора вычислительной системы, оснащенной разъемами для нескольких блоков центральных процессоров;
установку блока центрального процессора на другом разъеме такой системы;
прямой доступ ускорительной системы через свой разъем к блоку центрального процессора и ЗУ вычислительной системы.
24. Технология сопряжения ускорительной системы по п.23, в которой применены разъемы, совместимые с разъемами типа Operton.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2006134919/09A RU2006134919A (ru) | 2006-10-03 | 2006-10-03 | Контроллер памяти для системы расчета разреженных данных и способ для него |
| US11/840,000 US20080082790A1 (en) | 2006-10-03 | 2007-08-16 | Memory Controller for Sparse Data Computation System and Method Therefor |
| EP07117314A EP1923793A2 (en) | 2006-10-03 | 2007-09-27 | Memory controller for sparse data computation system and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2006134919/09A RU2006134919A (ru) | 2006-10-03 | 2006-10-03 | Контроллер памяти для системы расчета разреженных данных и способ для него |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2006134919A true RU2006134919A (ru) | 2008-04-10 |
Family
ID=39262384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2006134919/09A RU2006134919A (ru) | 2006-10-03 | 2006-10-03 | Контроллер памяти для системы расчета разреженных данных и способ для него |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080082790A1 (ru) |
| RU (1) | RU2006134919A (ru) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8190699B2 (en) * | 2008-07-28 | 2012-05-29 | Crossfield Technology LLC | System and method of multi-path data communications |
| US8676874B2 (en) | 2010-12-06 | 2014-03-18 | International Business Machines Corporation | Data structure for tiling and packetizing a sparse matrix |
| US8762655B2 (en) | 2010-12-06 | 2014-06-24 | International Business Machines Corporation | Optimizing output vector data generation using a formatted matrix data structure |
| US9317482B2 (en) | 2012-10-14 | 2016-04-19 | Microsoft Technology Licensing, Llc | Universal FPGA/ASIC matrix-vector multiplication architecture |
| US10318261B2 (en) * | 2014-11-24 | 2019-06-11 | Mentor Graphics Corporation | Execution of complex recursive algorithms |
| US10489063B2 (en) * | 2016-12-19 | 2019-11-26 | Intel Corporation | Memory-to-memory instructions to accelerate sparse-matrix by dense-vector and sparse-vector by dense-vector multiplication |
| US10257456B2 (en) | 2017-09-07 | 2019-04-09 | Samsung Electronics Co., Ltd. | Hardware friendly virtual frame buffer |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6564241B1 (en) * | 1996-05-14 | 2003-05-13 | L-3 Communications Corporation | Avionic computer software interpreter |
| US5887151A (en) * | 1997-07-10 | 1999-03-23 | Emc Corporation | Method and apparatus for performing a modified prefetch which sends a list identifying a plurality of data blocks |
| US6449697B1 (en) * | 1999-04-23 | 2002-09-10 | International Business Machines Corporation | Prestaging data into cache in preparation for data transfer operations |
| US7646924B2 (en) * | 2004-08-09 | 2010-01-12 | David Leigh Donoho | Method and apparatus for compressed sensing |
| EP1854013A4 (en) * | 2005-01-05 | 2010-09-08 | Xtremedata Inc | SYSTEMS AND METHODS FOR JOINING COPROCESSORS IN COMPUTER SYSTEMS |
| US9213680B2 (en) * | 2005-01-14 | 2015-12-15 | International Business Machines Corporation | Method and structure for fast in-place transformation of standard full and packed matrix data formats |
| US8051249B2 (en) * | 2006-05-29 | 2011-11-01 | Sandisk Il Ltd. | Method for preloading data to improve data-retrieval times |
| US7761625B2 (en) * | 2006-09-28 | 2010-07-20 | Virident Systems, Inc. | Methods for main memory with non-volatile type memory modules, and related technologies |
-
2006
- 2006-10-03 RU RU2006134919/09A patent/RU2006134919A/ru not_active Application Discontinuation
-
2007
- 2007-08-16 US US11/840,000 patent/US20080082790A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20080082790A1 (en) | 2008-04-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10210101B2 (en) | Systems and methods for flushing a cache with modified data | |
| RU2006134919A (ru) | Контроллер памяти для системы расчета разреженных данных и способ для него | |
| US10346302B2 (en) | Systems and methods for maintaining the coherency of a store coalescing cache and a load cache | |
| US9720839B2 (en) | Systems and methods for supporting a plurality of load and store accesses of a cache | |
| US7814279B2 (en) | Low-cost cache coherency for accelerators | |
| CN1991793B (zh) | 用于在多核系统中进行邻近高速缓存的方法及系统 | |
| US10884739B2 (en) | Systems and methods for load canceling in a processor that is connected to an external interconnect fabric | |
| US20170161194A1 (en) | Page-based prefetching triggered by tlb activity | |
| US10409724B2 (en) | Selective downstream cache processing for data access | |
| US10114829B1 (en) | Managing data cache for file system realized within a file | |
| US10552334B2 (en) | Systems and methods for acquiring data for loads at different access times from hierarchical sources using a load queue as a temporary storage buffer and completing the load early | |
| CN106598692A (zh) | 在逻辑卷中创建镜像文件、虚拟机启动方法及服务器 | |
| US8832414B2 (en) | Dynamically determining the profitability of direct fetching in a multicore architecture | |
| EP4141682A1 (en) | Systems, methods, and apparatus for transferring data between interconnected devices | |
| CN101652759B (zh) | 可编程数据预取的方法和系统 | |
| KR20050074310A (ko) | 캐시 라인 소유권 이전 방법 및 장치 | |
| US9971520B2 (en) | Processing read and write requests | |
| CN110401681B (zh) | 用于数据传输、数据接收的方法以及电子设备 | |
| US20210318958A1 (en) | Cache Memory Addressing | |
| WO2016182588A1 (en) | Prefetch tag for eviction promotion | |
| KR20240011609A (ko) | 원격 서버로부터 읽은 낮은 레이턴시 데이터를 위한 데이터 프리패칭 시스템 및 방법 | |
| CN112114748B (zh) | 一种用于冷热数据的分离方法和系统 | |
| US11379370B1 (en) | System and methods for reducing global coherence unit snoop filter lookup via local memories | |
| US10977176B2 (en) | Prefetching data to reduce cache misses | |
| CN116055761A (zh) | 文件缓存方法、文件缓存装置、电子设备及存储介质 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FA93 | Acknowledgement of application withdrawn (no request for examination) |
Effective date: 20100726 |