RU1839261C - Ортогональна многопроцессорна система - Google Patents

Description

импульсов узла синхронизации соединен с входом синхроимпульсов узла обработки и с входом синхроимпульсов узла формирователей , р+1,р+2,...,р+п+1-выходы адреса узла обработки соединены с соответствующими входами адреса узла формирователей, а р+п-выход адреса соединен и с входом старшего разр да адреса узла синхронизации, выход ЗАПИСЬ/ЧТЕНИЕ узла обработки соединен с входом ЗАПИСЬ/ЧТЕНИЕ узла формирователей, выходы Переключение и Конец цикла блока обработки узла синхронизации соединены соответственно с од- ноименнымивходами узла формирователей, узел синхронизации состоит из D-триггера, элемента И, элемента ИЛИ и первого и второго 1К-триггеров, причем вход синхроимпульсов D-триггера, I- вход и К-вход первого К-триггера, первый вход элемента И  вл ютс  соответственно входами синхроимпульсов, Конец цикла системы, Конец цикла блока обработки и старшего разр да адреса узла синхронизации , пр мые выходы первого и второго IK- триггеров, инверсный выход D-триггера и выход элемента ИЛИ  вл ютс  соответственно выходами Конец цикла блока обработки . Переключение, Конец цикла блока обработки инверсный и синхроимпульсов узла синхронизации, D-вход и вход синхроимпульсов Ь-триггера соединены соответственно с пр мым выходом первого IK-триггера и с вторым входом элемента ИЛИ, пр мой выход D-триггера соединен с вторым входом элемента И, выход элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с входами синхроимпульсов первого и второго 1К-триг- геров, 1-вход первого IK-триггера соединен с К-входом и с 1-входом второго IK-триггера, узел формирователей состоит из дешифратора режима буферов, первого и второго формирователей маски, первого и второго дешифраторов канала чтени , первого и второго шинных формирователей, элемента И-НЕ, причем п информационных входов первого формировател  маски совместно с первым входом элемента И-НЕ образуют вход адреса узла формирователей, при этом первый вход элемента И-НЕ соответствует старшему p+n+1-разр ду адреса, входы нулевого разр да и первого разр да дешифра- тора режима буферов  вл ютс  соответственно входами Переключение и ЗАПИСЬ/ЧТЕНИЕ узла формирователей, второй и третий входы элемента И-НЕ  вл ютс  соответственно входами синхроимпульсов и Конец цикла блока обработки инверсный узла формирователей, выходы первого и второго формирователей маски

 вл ютс  соответственно выходами Выборка в строке и Выборка в столбце узла формирователей, выход элемента И-НЕ соединен с входом строба дешифратора режима буферов, первый, второй, третий и четвертый выходы дешифратора режима буферов соединены с входами выборки соответственно первого формировател  маски, второго формировател  маски, первого

шинного формировател  и второго шинного формировател , информационные входы первого формировател  маски соединены с соответствующими информационными входами второго формировател  маски,

них, соответствующие р+1, р+2,,,.,р+ /3-раз- р дам адреса, соединены также с входами первого и второго дешифраторов канала чтени , причем/ 1од2П, если logan G N, и /J ent 1од2п+1, если logan N+, где М -множество положительных целых натуральных чисел и ent Iog2n - цела  часть login, выходы первого и второго дешифраторов канала чтени  соединены соответственно с информационными входами первого и второго

шинных формирователей, выходы которых соединены соответственно с соответствующими выходами первого и второго формирователей маски.

Сопоставительный анализ с прототипом показывает, что за вл ема  ортогональна  многопроцессорна  система отличаетс  наличием новых узлов и элементов: п-входоврго элемента И в системе и по узлу синхронизации и узлу формирователей

в каждом блоке обработки и новыми св з ми , что в совокупности удовлетвор ет критерию Новизна.

Сравнение за вл емого решени  с другими техническими решени ми показывает,

что дл  реализации алгоритмов численных методов решени  систем уравнений широко используютс  вычислительные системы класса SIMD (единственный поток команд - множественный поток данных). Однако в

тех случа х, когда параллельность алгоритмов невыгодно представл ть в регул рной форме, что может иметь место при разреженной матрице коэффициентов, по вл етс  необходимость в применении систем

класса MIMD (множественный поток команд - множественный поток данных). Специфика рассматриваемого класса алгоритмов такова , что при их реализации резкое возрастание интенсивности системного обмена , которым в системах класса MIMD управл ют операционные системы, приходитс  по времени на конец каждого шага итерации, что приводит к перегрузке программно-аппаратного механизма обмена и, как следствие, к снижению суммарной производительности системы.

В за вл емой системе параллельные ветви алгоритма не представл ютс  в виде процессоров, в силу чего системный информационный обмен, не  вл  сь процессом передачи сообщений, осуществл етс  посредством адресных команд процессора безучасти  операционной системы. Причем в качестве операции обмена может выступать люба  адресна  команда процессора при условии, что ее адресна  часть попадает в определенный и абсолютный диапазон значений. Проблема синхронизации обмена нашла свое решение на программно-аппаратном уровне, при этом в систему команд, свойственную однопроцессорной ЭВМ, введена всего лишь одна команда. Отмеченные обсто тельства привод т к увеличению производительности системы и максимально упрощают процедуру обмена, что с учетом простоты наращивани , легкости и дешевизны создани  на основе предложенного решени  специализированных многопроцессорных систем под заданную систему уравнений позвол ет сделать вывод о соответствии технического решени  критерию существенные отличи .

На фиг.1 представлена структурна  схема многопроцессорной системы; на фиг,2 - структурна  схема блока обработки информации; на фиг.З и 4 приведены соответственно структурна  схема узла синхронизации и узла формирователей; на фиг.5 показан формат адресной команды блока обработки: на фиг.б и 7 приведены форматы адресных частей команд обращени  к буферам пам ти соответственно с циклом записи информации и циклом чтени  информации; на фиг.8 показана блок-схема программы решени  системы m алгебраических уравнений методом простых итераций на однопроцессорной ЭВМ; на фиг.9 - блок- схема программы одной из п параллельных ветвей алгоритма решени  той же системы и тем же методом на за вл емом устройстве; фиг. 10 иллюстрирует форму и временные параметры синхроимпульсов.

Многопроцессорна  система (фиг. 1) содержит блоки 1(1), 1(2),..,,1(п) обработки информации , матрицу n x n двухпортовых блоков 2 пам ти и элемент И 3. Здесь и в дальнейшем е скобках, которые следуют сразу после номеров позиций, указан пор дковый номер одинаковых по своему фун- кциональному назначению блоков. Последовательность двух арабских цифр, разделенных зап той и заключенных в круглые скобки,указывает на положение буфера пам ти в матричной структуре. Просто цифрой в скобках обозначены номера линий в шине, Входы блоков, узлов и элементов расположены на левых сторонах, а их выходы - на правых сторонах соответствующих позиций . Нумераци  как входов, так и выходов идет сверху вниз. В тех случа х, когда указанный пор док нумерации нарушаетс , вход или выход пронумерован отдельной цифрой в скобках. Входы и выходы всех

0 блоков и узлов поименованы по названию сигналов и имеют краткое обозначение, приведенное в табл.1.

Каждый блок 1(1) обработки предназначен дл  программной реализации части ал5 горитма, выполн емого системой, и осуществлени  взаимодействи  с другими процессорами системы. Арифметико-логи- ческие операции, выполн емые блоками обработки , производ тс  над М-разр дными

0 двоичными операндами. Он содержит (фиг.2) формирователь 4 синхроимпульсов, узел 5 синхронизации, узел 6 обработки и узел 7 формирователей.

В систему команд блока обработки вхо5 дит стандартный набор операций: арифметико-логические операции, операции управлени , к которым отнесены операции безусловного и условного переходов и обращение к подпрограммам, и операции вво0 да/вывода. Кроме того, дл  осуществлени  синхронизации обмена в систему команд блока обработки введена команда POST. Операцией обмена может служить люба  адресна  команда блока обработки при ус5 ловии, что ее адресна  часть заключена в определенном абсолютном диапазоне значений . В блоке обработки допустимо использование любой системы адресации. Так как в Нем отсутствуют специальные коман0 ды обмена, то часть адресного диапазона отведена дл  обращени  к буферам пам ти и процедурой обмена  вл етс  процесс обращени  посредством адресной команды в определенную фиксированную область па5 м ти в абсолютном фиксированном диапазоне адресов. Дл  иллюстрации использована адресна  система команд. На фиг.5 изображен возможный формат М-раз- р дной адресной команды, в котором разр 0 ды 0-(р+п+1) отведены под адрес, а разр ды (p+n+2)-(N-1) - под код операции, при этом имеетс  в виду, что емкость буфера составл ет 2Р+1 слов. Единица в старшем р+п+1- разр де адреса служит признаком

5 обращени  к блокам пам ти, младшие р+1 разр дов отведены дл  кодировани   чейки в блоке пам ти. В адресной части команды записи в блоки пам ти (фиг.б) (р-1МР+т) разр ды адреса предназначены дл  маски- ровани  блоков пам ти, в которые

необходимо записать заданный операнд. В адресной части команды с циклом чтени  из блоков пам ти (фиг.7) (р+1)-(р+/3)-разр ды адреса предназначены дл  кодировани  номера блока пам ти, причем / logan, если logan € , и /3 em logan+l, если logan ЈN.

Дл  реализации единой системы адресации каждому блоку обработки информации присвоен абсолютный номер, который обозначен на структурной схеме цифрой в круглых скобках (фиг.1). Кроме того, дл  определени  адресных частей команд обмена в каждом блоке обработки введена внутренн   (относительна ) нумераци  всех остальных блоков обработки.

Номер nij блока 1(j) обработки в системе нумерации блоков 1(1) обработки определ етс  из соотношени 

ПН

j n - i Ч-j при. j j - I при i j .

При записи информации i-м блоком обработки в блоке пам ти адресна  часть команды записи определ етс  из соотношени 

At 2Р(2

п+1

+ 2

j i

где

л Л 1. если бсуществл етс запись в блок 2 ( l,j ). . ™ . 1 0 , если запись в блок 2(i.j) не производитс ;

а- номер  чейки блока пам ти, в которую производитс  запись.

При чтении информации i-м блоком обработки из  чейки с номером а блока 2(1 ,j) пам ти адресна  часть команды определ етс  из соотношени 

AIJ 2(2 + nij - 1)+ а.

Все примеры, которые далее приведены , относ тс  к частному случаю системы. Каждый блок обработки ее имеет 24-разр дную команду, в которой под адресную часть отведены 16 разр дов. Четыре младших из них предназначены дл  кодировани   чейки блока пам ти, т.е. р 3 и наибольшее допустимое число блоков обработки в системе при такой разр дности адресной части команды n 11.

В качестве примера производ топреде- ление адресной части команды записи информации в 13-ю  чейку блоков 2(4,2), 2(4,5), 2(4,7) и 2(4,11) пам ти.

Вычисл ют по формуле (1) относительные номера блока обработки 2, 5, 7 и 11 в системе нумерации четвертого процессора:

гц,2 11-4 + 2 9;

гц,5 5-4 1;

(Н7 7-4 3;

гн,11 11-4 7.

5По формуле (2) определ ют адресную часть команды записи

A4 23(2t2 + 29 + 21+23 +

+ 27)+13io 945Di6,

Дл  чтени  четвертым блоком обработ- 10 ки записанного в 13-ю  чейку блоков 2(4,2), 2(4,5), 2(4,7) и 2(4,12) пам ти операнда необходимо последовательно производить чтение с использованием адресных команд с циклом чтени  информации из пам ти. При 15 этом адресные части команд чтени  инфор- . мации из блоков 2(4,2), 2(4,5), 2(4,7) и 2(4,11) пам ти определ ютс  из соотношени  (3) и соответственно равны

А4.2 24(211 + 9 - 1) + 13ю - 808D16: 20 А4 5 2(211 + 1 - 1) -МЗю - 800Di6:

А4.7 2Т211 + 3-1) + 13ю 802Di6;

A4.11 2 (211 + 7 - 1) + 13ю 806D16.

Блок 2(i,j) пам ти  вл етс  двухпортовой пам тью с двум  тристабильными дву- 25 направленными информационными выходами, которые на структурной схеме  вл ютс  соответственно частью входа АУД1 Вх дл  порта 1 и частью входа АУД2Вх из порта 2. На каждый из названных входов, 30 кроме того, поступают (рН)-разр дные адреса и сигналы ЗАПИСЬ/ЧТЕНИЕ. Он предназначен дл  записи, чтени  и хранени  информации и  вл етс  частью ОЗУ соответствующих ему двух процессоров систе- 35 мы. Доступ к блоку 2(i,j) пам ти через порт 1 имеет блок 1(1) обработки и через порт 2 - блок 1(j) обработки.

Формирователь 4 синхроимпульсов предназначен дл  формировани  синхро- 40 импульсов и выполнен по типовой схеме (см. Микропроцессоры./Под ред. чл.-корр. АН СССР Л.Н.Преснухина. М.: Высша  школа , 1986, книга 2. Средства сопр жени . Контролирующие информацией но-управл - 45 ющие системы, с,270, рис.2,26).

Узел 5 синхронизации (фиг.З) предназначен дл  фиксации сигнала Конец цикла блока обработки, формировани  сигнала Переключение и длительности положи- 50 тельной фазы синхроимпульсов, Он состоит из D-триггера 13, элемента И 14, элемента ИЛИ 15 и К-триггеров 16(1) и 16(2).

Узел б обработки предназначен дл  обработки информации по заданной програм- 55 ме. Он содержит арифметико-логическое устройство, микропрограммное устройство управлени , пам ть программ и данных. В качестве узла обработки допустимо использование широкого диапазона устройств, начина  от универсального процессора и

конча  отдельными операционными узлами типа матричного умножител , которые однако обеспечивают формирование необходимого набора управл ющих сигналов, адреса и операнда на их выходах. Одним из возможных вариантов арифметико-логического устройства, устройства управлени , пам ти данных и программ  вл ютс  схемы, описанные в упом нутой монографии (с.270-284, рис.2.28, 2.32, 2.33, 2.35).

Узел 7 формирователей (фиг.4) предназначен дл  формировани  сигналов выборки соответствующих блоков пам ти как функции от значений разр дов адреса Ар-и - Ар+п-м, а также сигналов ЗАПИСЬ/ЧТЕНИЕ , Переключение и Конец цикла блока обработки инверсный. Он содержит дешифратор 8 режима буферов, формирователи 9(1) и 9(2) маски, дешифраторы 10(1) и 10(2) канала чтени , шинные формирователи 11(1) и 1 1(2), элемент И-НЕ 12. В качестве формирователей маски использованы шинные формирователи с инверсией (типа 589 АП 26).

Дл  иллюстрации работы системы рассмотрим процесс решени  на ней методом простых итераций системы линейных уравнений вида

Х ВХ + Ь,(4) где В - заданна  числова  квадратна  матрица n-го пор дка;

В 6 Rm - заданный вектор (свободный член).

Итерационна  последовательность векторов строитс  по формуле

Хк + b, К 1,2,...(5)

Пусть пор док системы больше числа процессоров, т.е. m п, тогда искомый вектор можно разложить на п составл ющих векторов

.к

x -J;

Х,р

i 1

где Х|к + bi;

BI - числова  матрица размерности mi x х гл;

bi 6 R1711 - заданный вектор (свободный член).

Вектор Xi имеет компоненты Хгоуи,

Xf(.v..Xf(|)tm.

f(i)

i -1

2) mj при i 1 I 1 О при ,

причем Ј т - гл. i 1

Следовательно, решение системы 3 лег- ко распараллелить таким образом, чтобы вычисление каждого 1-го вектора осуществл лось в i-м блоке обработки информации, Дл  определенности полагают, что mi 2P+1. На фиг.8 и 9 приведены дл  сравнени  блок-схемы решени  системы (4) на однопроцессорной и за вл емой системе соответственно . Решение системы (4) на однопроцессорной ЭВМ осуществл етс  в соответствии с блок-схемой на фиг.8. В бло- ке 1 (К-1)-у вектору присваиваетс  начальное значение, в блоке 2 происходит определение К-х компонент вектора по формуле (5). в блоке 3 осуществл етс  сравнение нормы вектора с заданным числом и.

если выполн етс  условие ,1хк.хк-1,, е

то происход т выдача результата и окончание программы, в противном случае (К-1)-у вектору присваиваетс  значение вычисли- тельного К-ro вектора и весь цикл вычислений повтор етс , начина  с блока 2. Перед тем как рассматривать решение системы (4) на за вл емой системе рассматривают основные принципы ее межпроцессорного об

мена.

Блок 1(1) обработки в зависимости от состо ни  системы имеет доступ к блокам пам ти или только i-й строки, или только i-ro столбца матрицы. Блоки 1(1) и 1(|) обработки

взаимодействуют только через блоки 2(1, j) и 2(j, I) пам ти. Дл  обращени  к блокам 2(1, J) и 2Q, I) пам ти в блоке 1(1) обработки используетс  один и тот же интервал адресов. Обращение к блхжам пам ти можно

осуществл ть любой адресной арифметико- логической операцией (а не командами вво- да-вывода). Все блоки обработки информации в любой произвольный момент времени могут иметь доступ либо только к

соответствующим строкам, либо только к соответствующим столбцам блоков пам ти, т.е. в системе не может быть двух блоков обработки, один из которых имел бы доступ к строке, а другой в это же самое врем  - к

столбцу блоков пам ти. Следовательно, в системе в любой произвольный момент времени не существует блока пам ти, доступ к которому имели бы более одного блока обработки. Переключение доступа к

строке на доступ к столбцу осуществл етс  в системе синхронно.

В за вл емой системе при решении системы (4) каждый j-й блок обработки информации выполн ет в соответствии с блок-схемой программы, приведенной на

фиг.9, предназначенную ему часть общесистемного алгоритма, функциониру  параллельно с остальными блоками обработки, вычисл   при этом на каждом шаге итерации пгн компонент вектора и обменива сь ими с другими блоками обработки. Назначение двух первых блоков аналогично назначению двух блоков уже рассмотренной выше блок-схемы на фиг.8 и отличаетс  лишь числом вычислительных компонент. В блоке 3 осуществл етс  запись вычисленных компонент в блоки пам ти дл  использовани  их другими блоками обработки информации на следующем шаге итерации. В блоке 4 происходит выполнение единст- венного оператора POST, исполнителем которого блок обработки информирует систему об окончании им данной итерации и готовности приступить к выполнению следующей . Выполнение каждой новой итера- ции начинаетс  одновременно всеми блоками системы по исполнении оператора POST на предыдущей итерации последним блоком обработки информации, т.е. тем блоком обработки, кажда  итераци  которого требует наибольшего времени (если такова  существует). В общем случае каждый блок обработки информации после исполнени  им оператора POST (кроме блока обработки, выполнившего оператор POST последним) и начала новой итерации некоторый промежуток времени to находитс  в режиме ожидани , Режим ожидани  осуществл етс  аппаратными средствами. С точки зрени  программиста блок обработки после испол- нени  оператора POST переходит сразу к выполнению блока 5 без каких-либо промежуточных прбграммных процедур, св занных с режимом ожидани . Назначение блоков 5, 6 и 7 соответствует блокам 3, 4 и 5 рассмотренной выше блок-схемы на фиг.8. Единственна  их особенность состоит в том, что часть необходимых компонент, вычисленных остальными блоками обработки информации ,считываетс  из соответствующих блоков пам ти.

Система адресных команд блока обработки , как уже отмечено, имеет особенность , св занную с определением исполнительного адреса при обращении к блокам пам ти. Эта особенность заключаетс  в том, что кажда   чейка блока пам ти имеет некоторый абсолютный адрес AIJ в адресном пространстве 1-го блока обработки и абсолютный адрес AJI в адресном про- странстве j-ro блока обработки, причем в общем случае AIJ AJI. Методика вычислени  этих адресов описана выше.

Дл  записи операторов пррграмм используетс  общеприн та  мнемоника, в которой каждый оператор записываетс  в одну строку и имеет четыре пол , однако одно (или более) из этих полей в конкретном операторе может быть пустым. Первое поле называетс  полем имени, используетс  дл  определени  символических имен данных или сегментов команд. Второе (поле операции ) содержит мнемоническое .им  операции , реализуемое текущим оператором. Третье поле (поле операнда) задает аргументы выполн емой операции, Четвертое поле (поле комментари ) не вли ет на объективную программу и используетс  дл  записи комментари .

Мнемоническое обозначение оператора записи операнда в пам ть имеет вид ST ADR, по исполнении которого операнд, наход щийс  в аккумул торе процессора, записываетс  по адресу, определ емому символическим именем ADR.

Оператор одновременной записи операнда i-м блоком обработки в блоки 2(1, J1), 2(i, j2)...2(i, jl) пам ти по адресу А имеет вид

STMA(i, j1,j2,...jl) + A,

Так, запись Т МА (3, 1, 4, 7) + 6 предписывает третьему блоку обработки запись операнда, наход щегос  в его аккумул торе , в шестую  чейку блоков 2(3,1), 2(4,4) и 2(3,7) пам ти.

Чтение операнда из блока пам ти может осуществл тьс  под управлением арифметико-логической адресной команды. Достаточно ограничитьс  рассмотрением оператора сложени 

ADDMA(i,j) + A,

который предписывает j-y блоку обработки сложить содержимое своего аккумул тора с содержимым А-й  чейки блока 20, j) пам ти и результат поместить в аккумул тор.

Отметив характерные особенности адресных команд, необходимо подчеркнуть, что с учетом этих особенностей каждый блок обработки информации может иметь любую систему команд, причем отличную от системы команд других блоков обработки.

Обратимс  к решению системы (4) на за вл емой многопроцессорной системе. При выполнении блоков 1 и 2 блок-схемы на фиг.9 каждый блок обработки информации работает автономно и его функционирование не имеет отличий от функционировани  обычной однопроцессорной ЭВМ. Формирователь 4 синхроимпульсов каждого блока обработки формирует последовательность синхроимпульсов с параметрами Т и tn (фиг. 10). При этом параметры синхроимпульсов различных блоков обработки могут быть различны. С выхода формировател  синхроимпульсов (фиг.2) синхроимпульсы поступают на вход СИВх узла 5 синхронизации . Если в выполн емой операции нет обращени  к блокам пам ти, то синхроимпульсы , пройд  по цеп м узла синхронизации, подаютс  с его выхода СИВых на вход СИВх узла б обработки. Узел обработки, который построен по классической схеме процессора , выполн ет операции в соответствии с программой, хран щейс  в его пам ти программ . При реализации блока 3 происходит засылка вычисленных компонент вектора каждым блоком обработки в те блоки пам ти , которые указаны в поле операнда соответствующих инструкций записи, При этом нет необходимости в предварительном программном анализе состо ни  загружаемых блоков пам ти. Строго говор , загрузку компонент вектора лучше производить пр мо по мере их вычислений при реализации блока 2 данной программы, но дл  того, чтобы подчеркнуть особенность загрузки и раскрыть нагл днее работу системы, он выделен в отдельный блок. Загрузка компонент вектора осуществл етс  под управлением оператора.

В процессе решени  заданной системы уравнений на каждой новой итерации в блоке обработки происходит переключение строки блоков пам ти на столбец и наоборот , при этом вновь подключаемый столбец (строка) содержит всю необходимую информацию , занесенную остальными блоками обработки на предыдущем шаге итерации. Совокупность блоков пам ти, доступных в данный момент блоку обработки, определ ет состо ние триггера 16(2) в узле 5 синхронизации .

Блок 1(0 обработки может осуществл ть доступ при нулевом состо нии триггера 16(2) только к блокам пам ти i-й строки матрицы , а при единичном состо нии триггеры 16(2) только к блокам пам ти i-ro столбца матрицы.

Так, при исполнении оператора ADD MA (3,4) + 5 блоком 1(3) обработки при нулевом состо нии его триггера 16(2) осуществл етс  чтение операнда из п той  чейки блока 2(3,4) пам ти, а при единичном его состо нии - из блока 2 (4,3) пам ти. К блокам 2(4,3) и 2(3,4) пам ти может иметь доступ и блок 1(4) обработки, но к блоку 2 (3,4) пам ти блок 1(4) обработки имеет доступ при единичном состо нии его триггер 16(2), к блоку 2(4,3) пам ти - при нулевом его состо нии. Таким образом, дл  любой произвольной пары блоков обработки существует доступна  только им единственна  пара блоков пам ти , через которую они и осуществл ют обмен информацией.

В процессе начальной установки триггеры 16(2) всех блоков обработки информации

устанавливаютс  в нулевое состо ние, и тогда каждый блок обработки имеет доступ к блокам пам ти соответствующей строки, при этом в системе не существует блока

пам ти, доступ к которому имели бы более одного блока обработки. При таком состо нии триггеров 16(2) каждый блок обработки начинает выполнение программы (фиг.9) на первой итерации, завершив запись необхо0 димых компонент в блоки пам ти соответствующей строки, каждый блок обработки исполнением оператора POST выдает единицу на соответствующий вход элемента И 3, на выходе которого по окончании каждой

5 очередной итерации вырабатываетс  единичный сигнал, который каждый раз опроки- дывает триггеры 16(2) всех блоков обработки, замен   тем самым доступ блока обработки к соответствующей строке на до0 ступ к соответствующему столбцу или наоборот , так что вторую операцию каждый блок обработки начинает с выполнени  блока 5 при единичном состо нии его триггера 16(2), и возможностью доступа к соответст5 вующему столбцу блоков пам ти, в которых уже произведена запись необходимых компонент вектора, вычисленных остальными блоками обработки и необходимых блоку обработки при реализации блоков 5 и 6 про0 граммы.

К примеру, если блоком 1(4) обработки в процессе выполнени  блока 3 на нечетной итерации необходимо записать одну из компонент в 15-ю  чейку блоков 2(4.2), 2(4,4),

5 2(4,5), 2(4,7) и 2(4,11) пам ти, то это достигаетс  исполнением оператора ST МА (4, 2, 5, 7, 11)+ 15,

Вычисл ют по описанной выше методике адресную часть команды записи

0 П4.2 11-4 + 2 9; П4.4 11 -4 + 4 11; П4.5 5 - 4 1; П4,7 7-4 3; 04.11 11-4 7;

5

А4

оЗ/

2°( + 211 + 21 + 23 +

+ 27)+ 1510 D45Fi6.

На очередной четной итерации, выполн   блоки 5 и 6, блоки 1(2), 1(4), 1(5). 1(7) и 1(11) обработки используют эту компоненту, 0 Пусть каждый из них загружает ее в свой аккумул тор исполнением соответственно операторов

LDMA(2,4)+15;

LD MA (4,4) + 15; 5LD MА (5,4)+15;

LD МА(7,4)+15;

LDMA(11,4)+15.

Адресные части соответствующих команд загрузки вычисл ют в соответствии с той же методикой.

П2.4 4-2 2;

rt4.4 11-4 + 4 11;

П5.4- 11 - 5 + 4 10;

п.4 11 - 7 + 4 8;

пц,4 11 - 11 +4 4;

А2 4 24(1211 + 2-1)+ 15 801F;

А4.4 2(211 + 11 1)+ 15io 80AFi6;

А54 24(211 + Ю- 1)+ 15io 809Fi6;

А 4 2Т211 + 8 - 1) + 15ю 807Fi6;

Ац,4 2Д211 +4-1)+ 15io 803Fi6.

На четной итерации блок 1(4) обработки командой STD 45 F записывает компоненту уже в блоки 2(2,4), 2(4,4), 2(7,4) и 2(11,4) пам ти . Блоки 1(2), 1(4), 1(5), 1(7) и 1(11) обработки исполнением команд соответственно LD 801 F, LD 80AF, LD 809F, LD 807F и LD 803F на очередной итерации загружают ее в свои аккумул торы. Таким образом осуществл етс  обмен информацией между блоками обработки,

Чтобы перейти к работе блоков, узлов и элементов системы, остановимс  вкратце на методике, которую используют при этом рассмотрении. Блок обработки дл  за вл емой системы может быть получен на базе практически любого известного процессора путем некоторой его модернизации. Дл  этой цели выдел ют в нем два основных узла: формирователь синхроимпульсов и узел обработки, К этим двум узлам добавл ют новые узлы, которые позвол ют функционировать блоку обработки в системе и не оказывают никакого вли ни  на исходную систему функций процессора. Чтобы стало возможным функционирование блока обработки в системе, в его систему команд введена команда синхронизации (оператор POST) и перераспределено адресное пространство , часть которого отведена дл  обращени  к блокам пам ти. Поэтому остановимс  на специфических дл  функционировани  системы операци х, оставив вне рассмотрени  весь спектр вопросов, св занных с функционированием процессора фон-неймановского типа. Такими операци ми  вл ютс  операции с циклом обращени  к блокам пам ти и команда синхронизации . Специфика обращени  к блокад пам ти посредством адресных команд  вл етс  спецификой использовани  адресной части команды, котора  не имеет отражени  в их микропрограммах.

Кажда  операци  блока обработки занимает , как известно, несколько микротактов , количество которых определ ет ее микропрограмма, При рассмотрении функционировани  блока обработки и узла обработки опускают рассмотрение отдельных микротактов, в которых происход т считывание команды, дешифраци  кода операции

и т.п., а рассматривают лишь микротакт, при котором на соответствующих выходах блока или узла устанавливаютс  исполнительный адрес, операнд и необходимые управл ю- щие сигналы, существенные дл  функционировани  системы в целом.

При таком рассмотрении функционирование узла обработки может быть представлено табл.2. В ней весь набор адресных

0 команд блока обработки замен ют значением сигнала З/Ч (ЗАПИСЬ/ЧТЕНИЕ), который определ ет режим работы пам ти при выполнении той или иной адресной команды . Причем режим чтени  имеет место при

5 З/Ч 1, а режим записи - при .

Выход АВых разбит на четыре группы, кажда  из которых несет определенную функциональную нагрузку, Ар+п+1 - это старший разр д адреса, значение которого, рэв0 ное единице, в нашем случае  вл етс  признаком обращени  к блокам пам ти. Нулевое значение старшего разр да адреса  вл етс  признаком обращени  процесса к своей локальной пам ти, которое выпадает

5 из рассмотрени . Как видно из табл.2, при исполнении оператора POST на выходе КЦПВых узла обработки формируетс  сигнал нулевого (неактивного) уровн . На двунаправленном выходе данных АВых узла 6

0 устанавливаетс  операнд, который при 3/4 1 передаетс  из блока пам ти в узел 6 и при З/Ч 1 - из узла 6 в блок пам ти.

Узел 5 синхронизации (фиг.З) работает следующим образом.

5В исходном состо нии триггеры 13, 16(1) и 16(2) установлены в нулевое состо ние , при котором синхроимпульсы, подаваемые на СИВх узла синхронизации и далее на один из входов элемента ИЛИ 15, на

0 другой вход которого подаетс  нулевой уровень с выхода элемента И 14, поступают беспреп тственно на выход СИВых узла синхронизации. Одной из функций узла синхронизации  вл етс  блокирование в неко5 торыхслуча х прохождени  синхроимпульсов, которое может осуществл ть D-триггер 13 подачей сигнала единичного уровн  на один из входов элемента И 14, на другой вход которого подаетс  значе0 ние Ар+п+1 старшего разр да адреса с узла 6 обработки, В случае формировани  на выходе элемента И 14 единичного уровн  он далее поступает на один из входов элемента ИЛИ 15, формиру  на выходе последнего

5 единичный уровень, что воспринимаетс  блоком обработки как увеличение длительности исходного синхроимпульса.

Другой функцией узла синхронизации  вл етс  формирование сигнала Переключение , которое осуществл ет триггер 16(2).

При этом сигнал Конец цикла блока обработки единичного уровн , формируемый в узле обработки в процессе исполнени  оператора POST, подаетс  на КЦПВх узла синхронизации , откуда он подаетс  на счетный вход (объединенные I- и К-входы) триггера 16(2) и вс кий раз опрокидывает его, подключа  тем самым к блоку обработки либо строку, либо столбец блоков пам ти.

Последней функцией узла синхрониза- ции  вл етс  фиксаци  сигнала Конец цикла блока обработки, осуществл ема  триггером 16(1) путем подачи единичного (активного) уровн  этого сигнала на 1-вход этого триггера, что устанавливает триггер 16(1) в единичное состо ние. Кроме того, единичный уровень с выхода триггера 16(1), воздейству  на D-вход триггера 13, устанавливает его в единичное состо ние. В исходное (нулевое) состо ние триггер 16(1), а следовательно, и триггер 13 устанавливаютс  сигналом Конец цикла системы единичного уровн , формируемым на выходе элемента ИЗ.

Функции узла формирователей следую- щие. В режиме записи информации в блоки пам ти происход т инвертирование и передача (р+1)-(Р+п Разр дов адреса (маски) в зависимости от значени  сигнала Переключение либо на выходы ВСтрВых, либо на выходы ВСтбВых. В режиме чтени  информации из блоков пам ти происход т дешифраци  содержимого (р+1)-(р+ +/3)-разр дов адреса и выдача результата дешифрации в зависимости от значени  сиг- нала Переключение либо на выходы ВСтрВых, либо на выходы ВСтбВых.

Формирователи 9(1), 9(2) маски и шинные формирователи 11(1), 1.1(2) совместно с дешифратором 8 образуют коммутатор с од- ной линии на четыре, работа которого определ етс  табл.3. Формирователи 9(1) и 9(2) маски функционируют в режиме записи информации в блоки пам ти, шинные формирователи 11(1) и 11(2) - в режиме чтени  информации из блоков пам ти,

Режим работы формирователей 9(1) и 9(2) маски, шинных формирователей 11(1) и 11(2) задает дешифратор 8 режима буферов, на адресные входы которого подаютс  сиг- налы Переключение и ЗАПИСЬ/ЧТЕНИЕ, формируемые соответственно в узле 5 синхронизации и узле 6 обработки. Кажда  из четырех возможных комбинаций этих сигналов активизирует один из формирователей 9(1), 9(2), 11(1) и 11(2), что иллюстрирует табл.3. Дешифратор 8 стробируетс  сигналом ST КЦПИЛСИЛ Ар-п+1, поступающим с выхода элемента И-НЕ 12 на его стробиру- ющий вход.

В-режиме записи информации (З/Ч 0) содержимое (р+1)-(Р+п)-разр дов адреса с входов АВх узла формирователей подаетс  на информационные входы формирователей 9(1) и 9(2) маски. В зависимости от значени  сигнала Переключение содержимое этих разр дов инвертируетс  и выдаетс  либо на ВСтрВых, либо на ВСтбВых процессора . Напомним, что сигнал Переключение мен ет свое значение после каждого исполнени  оператора POST.

В режиме чтени  информации из блока пам ти (р+1)-(р+/3)-разр ды адреса поступают на входы дешифраторов 10(1) и 10(2), с выхода которых результат дешифрации подаетс  на информационные входы соответственно шинных формирователей 11(1) и 11(2), В зависимости от значени  сигнала Переключение результат дешифрации поступает либо на ВСтрВых, либо на ВСтбВых узла формирователей.

Рассмотрим работу процессора в целом с учетом рассмотренных выше функций его отдельных узлов. Синхроимпульсы, формируемые формирователем 4 синхроимпульсов , поступают на СИВх узла 5 синхронизации, и если триггер 13 узла синхронизации установлен в ноль, то синхроимпульсы передаютс  на СИВых узла 5, откуда они подаютс  на СИВх узла 6 обработки , обеспечива  его функционирование в соответствии с программой, и на вход СИВх узла 7 формирователей, в котором они обеспечивают необходимые временные соотношени  сигналов выборки, выдаваемых на ВСтрВых и ВСтбВых процессора. При выполнении всех адресных операций А0 - Ар и сигнал ЗАПИСЬ/ЧТЕНИЕ выдаютс  соответственно с АВых и З/Ч Вых узла обработки на АУДВых процессора, Ар+1 - Ap+n+i с АВых узла обработки поступают на АВх узла формирователей.

В режиме записи информации в блоки пам ти разр ды адреса Ар-1 - Ар+п, в которые помещаетс  маска, инвертируютс  и выдаютс  на ВСтрВых при нулевом уровне сигнала Переключение и на ВСтбВых при единичном его уровне, на выходах АУДВых кроме указанных выше сигналов устанавливаетс  N-разр дный операнд, что в совокупности обеспечивает его запись в те блоки пам ти, не входы выборки которых поступает сигнал выборки нулевого уровн .

В режиме чтени  информации с блоков пам ти в узле 7 формирователей осуществл етс  дешифраци  Ар-1 - результат дешифрации поступает на ВстрВых при нулевом уровне сигнала Переключение и на ВСТВых при единичном его уровне, обеспечива  выборку одного блока пам ти, oneранд с которого поступает на АУДВых процессора , При нулевом значении стробирую- щего сигнала СТ на выходе элемента И-НЕ 12 выходы формирователей 9(1} и 9(2) маски шинных формирователей 11(1) и 11(2) оста- ютс  в высокоимпедансном состо нии.

В цикле исполнени  оператора POST на КЦПВых узла обработки устанавливаетс  сигнал единичного уровн , который, поступа  на КЦПВхузла 5 синхронизации, выпол- н ет следующие функции: формирует новое значение сигнала Переключение, которое с ПВых узла синхронизации подаетс  на ПВх узла 7 формирователей, зафиксированный триггером в узле 5 синхронизации он поступает на КЦПВых и далее на один из входов элемента И, информиру  таким образом систему об окончании очередной итерации и готовности выполнени  новой итерации, переводит процессор в режим ожидани  тем, что блокирует прохождение синхроимпульсов на СИВых узла синхронизации .

Сигнал Конец цикла системы, формируемый элементом И 3, поступает на КЦСВх блока обработки, который  вл етс  и одноименным входом узла синхронизации, сбра- сывает сигнал Конец цикла блока обработки в узле синхронизации, восстанавлива  тем самым прохождение синхро- импульсов на его СИВых.

Рассмотрение функционировани  блоков пам ти целесообразно проводить в контексте функционировани  системы в целом, тем более что, как условлено выше, специ- фическими системными операци ми (мнемоническое им  ST) считают вс е операции с циклом чтени  информации из блоков пам ти и операцию, реализующую оператор POST и св занное с ее исполнением форми- рование системного сигнала Конец цикла системы, которым завершаетс  выполнение очередной итерации или шага интегрировани  в системе.

При .выполнении любой адресной one- рации 1-м блоком обработки на его выходах АУДВых устанавливаютс  значение адреса АО - Ар, сигнал ЗАПИСЬ/ЧТЕНИЕ, которые по соответствующей шине подаютс  на АУД1Вх всех блоков пам ти i-й строки мат- рицы и на входы АУД2Вх всех блоков пам ти 1-го столбца матрицы. Кроме того, в режиме записи информации на выходе АУДВых процессора устанавливаетс  М-разр д- ный операнд, который по упом нутой шине одновременно поступает на АУД1Вх всех блоков пам ти i-й строки матрицы и на АУД2Вх всех блоков пам ти i-ro столбца матрицы, при этом сигнал ЗАПИСЬ/ЧТЕНИЕ принимает значениеуровн  логического О.

Если запись операнда осуществл етс  в блоки пам ти 1-й строки матрицы, то инвертированное значение маски устанавливаетс  на выходах ВСтрВых i-ro блока обработки, каждый разр д которого поступает на вход выборки порта 1, соответствующего данному разр ду маски блока пам ти i-й строки матрицы. При этом во все блоки пам ти, на вход выборки порта 1 которых поступает сигнал нулевого уровн , осуществл етс  запись одного и того же операнда и по одному и тому же адресу (режим трансл ции ).

Если запись операнда осуществл етс  в блоки пам ти 1-го столбца матрицы, то инвертированное значение маски устанавливаетс  на выходах ВСтбВых 1-го блока обработки, каждый разр д которого поступает на вход выборки порта 2, соответствующего данному разр ду маски блока пам ти i-ro столбца матрицы. При этом во все блоки пам ти, на вход выборки порта 2 которых поступает сигнал нулевого уровн , осуществл етс  запись операнда.

В режиме чтени  информации вырабатываемый сигнал ЗАПИСЬ/ЧТЕНИЕ принимает значение, равное логической 1. Если при этом i-й блок обработки информации осуществл ет чтёние.из i-й строки матрицы, то результат дешифрации (р+1)-(р+/ -разр дов адреса устанавливаетс  на выходах ВСтрВых блока обработки. Тогда на входе АУД1 Вх блока пам ти, на вход В1 Вх которого подан сигнал нулевого уровн , устанавливаетс  записанный в соответствующей  чейке операнд, который по соответствующей шине данных подаетс  на АУДВых блока обработки. Заметим, что двунаправленные выходы данных блока обработки и двунаправленные входы данных порта 1 блока пам ти выполн ют соответственно функции входов данных блока обработки и выходов данных порта 1 соответствующего блока пам ти.

Аналогично в режиме чтени  информации из блока пам ти i-ro столбца матрицы результат дешифрации (р-1)-(р+Д)-разр дов адреса устанавливаетс  на выходах ВСтбВых блока обработки, а считанный из соответствующего блока пам ти операнд поступает на шину данных с входа АУД2Вх, по которой он далее поступает на АУДВых блока обработки.

В режиме исполнени  инструкции POST на выходе КЦПВых блока обработки устанавливаетс  единица, котора  предварительно запоминаетс  в узле синхронизации

и мен ет значение сигнала Переключение . С выхода КЦПВых блока обработки сигнал КЦП единичного уровн  поступает на один из входов элемента И 3, после чего блок 1(1) обработки, если он не  вл етс  в системе последним блоком обработки, выдавшим сигнал КЦП, переходит в режим ожидани . Как только последний блок обработки выдает сигнал КЦП на соответствующий вход элемента И 3, на выходе элемента И 3 формируетс  сигнал КЦС единичного уровн , который свидетельствует об окончании очередной итерации (шага интегрировани ) в системе. Этот сигнал поступает на КЦСВх всех блоков обработки, сбрасывает в ноль триггеры, которые хранили сигнал КЦП, разблокирует прохождение синхроим- пульсов на узлы обработки, начина  тем самым новую итерацию (шаг интегрировани ).

(56) 1.Мультипроцессорные системы и параллельные вычислени ./Под ред.Эпслоу, М.: Мир, 1976, с.62.

2. Патент Японии № 61-55706, кл. G 06 F 15/16, опублик. 1989.

15

Таблица 1

1

2

3

4

1

2

3

4,

Вход синхроимпульсов

Пр мой выход

Узел обработки

Вход синхроимпульсов

Выход Конец цикла блока обработки

Выходы адреса

Двунаправленные выходы данных

Выход ЗАПИСЬ/ЧТЕНИЕ

Узел формирователей

Вход Переключени 

Входы адреса

Вход ЗАПИСЬ/ЧТЕНИЕ

Вход синхроимпульсов

Вход Конец цикла блока обработки

инверсный

Выходы Выборка в столбце

Выходы Выборка в строке

Дешифратор режима буферов

Вход нулевого разр да

Вход первого разр да

Вход стробировани 

Первый выход

Второй выход

Третий выход

Четвертый выход

Формирователь маски

Информационные входы

Вход выборки

Выход

Дешифратор канала чтени  Адресные входы

Выходы

Шинный формирователь

Информационные входы

Вход выборки

Выходы Блок пам ти Вход Выборка порта 1

Продолжение тэбл. 1

4 СИВх

СИВх

КЦПВых

АВых

ДВых

3/ЧВых

ПВх

АВх 3/ЧВх СИВХ

КЦПИВх ВСтбВых ВСтрВых

ИВх ВВх Вых

АВх Вых

ИВх ВВх

Вых

В1Вх

X - безразличное состо ние.

Z - состо ние высокого импеданса.

Claims (2)

1. ОРТОГОНАЛЬНАЯ МНОГОПРОЦЕССОРНАЯ СИСТЕМА, содержаща  п блоков обработки информации, матрицу п п двухпортовых блоков пам ти, причем входы-выходы управлени , адреса, данных1-го блока обработки информации (где i 1, .... п) соединены с входами-выходами управлени , адреса, данных первого порта блоков пам ти 1-й строки матрицы блоков пам ти и входами-выходами управлени , адреса , данных второго порта блоков пам ти 1-го столбца матрицы блоков пам ти, выход Выборка в строке i-ro блока обработки

Продолжение табл. 1

Таблица 2

Таблица 3

информации соединен с входами Выборка первого порта блока пам ти i-й строки матрицы блоков пам ти, выход Выборка в столбце 1-го блока обработки информации соединен с входами Выборка второго порта блоков пам ти 1-го столбца матрицы блоков пам ти, отличающа с  тем, что, с целью повышени  производительности системы за счет обеспечени  обмена данными между всеми блоками обработки ин- 0 формации за один такт работы системы, в нее введены n-входовый элемент И, выход которого соединен с входами Конец цикла системы всех блоков обработки информации , выход Конец цикла блока обработки

информации i-ro блока обработки информации соединен с i-м входом п-входового элемента И.

2.- Система по п.1, отличающа с  тем, что блок обработки информации содержит тактовый генератор, узел синхронизации, узел обработки, узел формирователей сигналов выборки, причем выход тактового генератора соединен с входом запуска узла синхронизации, первый вход которого  в- л етс  входом Конец цикла системы блока обработки информации, первый выход узла синхронизации соединен с входами синхронизации узла обработки и узла формирователей сигналов выборки, выход Выборка в строке которого  вл етс  одноименным выходом блока обработки информации , выход Выборка в столбце которого соединен с одноименным выходом узла формирователей сигналов выборки , вход Конец цикла блока обработки информации которого соединен с вторым выходом узла синхронизации, второй вход которого соединен с выходом Конец цикла блока обработки информации узла обработки , адресный выход которого соединен с .одноименным входом узла формирователей сигналов выборки и  вл етс  адресным выходом блока обработки информации, старший разр д адреса адресного выхода узла обработки информации соединен с третьим входом узла синхронизации, третий выход которого соединен с входом Переключение выборки узла формирователей сигналов выборки, вход признака запись-чтение которого соединен с одноименным выходом блока обработки информации, выход данных узла обработки  вл етс  одноименным выхо- дом блока обработки информации, четвертый выход узла синхронизации соединен с выходом Конец цикла блока обработки информации блока обработки информа

5 0 n 5 0

5

0

5

ции, узел формирователей сигналов выборки содержит дешифратор режима, первый и второй шинные формирователи маски, первый и второй дешифраторы канала, первый и второй шинные формирователи, элемент И - НЕ, причем вход Переключение выборки узла формирователей сигналов выборки соединен с первым информационным входом дешифратора режима, второй информационный вход которого соединен с входом признака запись-чтение узла формирователей сигналов выборки, входы синхронизации и Конец цикла блока обработки информации которого соединены соответственно с первым и вторым входами элемента И - НЕ, вход адреса узла формирователей сигналов выборки соединен с третьим входом элемента И - НЕ, с входами первого и второго дешифраторов канала и первым входом первого и второго шинных формриователей маски, вторые входы которых соединены соответственно с первым и вторым выходами дешифратора режима, третий выход которого соединен с первым входом первого шинного формировател , второй вход которого соединен с выходом первого дешифратора канала, четвертый выход дешифратора режима соединен с первым входом второго шинного формировател , второй вход которого соединен выходом второго дешифратора канала, выход второго шинного формировател  маски соединен с выходом второго шинного формировател  и  вл етс  выходом Выборка в столбце узла формирователей сигналов выборки, выход первого шинного формировател  соединен с выходом первого шинного формировател  маски и  вл етс  выходом Выборка в строке узла формирователей сигналов выборки, выход элемента И - НЕ соединен с управл ющим входом дешифратора режима.

fft)

W

w

W)

т

Wn

t)

№t)

Ы

ID

fa-iT

Iki

if)

r-f)

fn-rt

W)

ft)

(n)

глЗ

(I)

Wi

т

a

ш

10Ж

fai,

w

$4

Pui.Z

/00Я/оКод операцииАдресна  час/ль

Фиг.5

8

ffff)

LJ

признак обращени  к блоком пам ти

Признак обращени  к блокам пам ти

s /

Не использу- Номер ютс блока пам ти

Фиг. 7

МАСКА

Адрес  чейки блока пам ти

Фиг. 5

/Г Адрес  чейки Ј 5локе

пам ти

Q/avajo)

Определение компонент

Выдача $ результата

С Началоj

Определение компоне / 

tfK . у угДГ

v/W / rffi)t,..., V/)

Запись ломломемп

Xf(iH, xt(i)t,.... а)тч В djioKt/ пам ти