RU1786610C - Устройство дл управлени запираемым тиристором - Google Patents

Abstract

Сущность изобретени : при подаче импульса управлени  на первичную обмотку трансформатора 24 отпираютс  тиристор 17 и транзистор 16, подающий отпирающий ток на отпирающий транзистор 6, при отпирании которого форсирующий конденсатор 5 разр жаетс  на управл ющий переход запираемого тиристора 25, формиру  передний фронт отпирающего импульса, поддерживающа  часть которого образуетс  при протекании тока от источника 1 через резисторы 3 и 4 и транзистор 6. При поступлении импульса на первичную обмотку трансформатора 23 открываютс  синхронизирующие транзисторы 21 и 22, шунтируетс  эмиттерный переход транзистора 16 и запираетс  тиристор, одновременно отпираютс  транзисторы 7 и 14, обеспечива  запирание запираемого тиристора напр жением источника 2. 1 ил.

Description

Изобретение относитс  к преобразовательной технике и может быть использовано в преобразовател х посто нного тока, инверторах и преобразовател х частоты на запираемых тиристорах.

Известна., схема управлени  запираемым тиристор ом, недостатком которой  вл етс  мзла  скорость нарастани  импульса ток а. Запирание осуществл етс  передачей импульса через импульсные трансформаторы .

Наиболее близко к предлагаемому устройство дл  управлени  запираемым тири- стором, содержащее источник отпирающего напр жени , к плюсу которого подключен ограничивающий резистор и источник запирающего напр жени , соединенного с первым источником согласно последовательно, минусовым выводом соединенного с катодом запирающего тиристо- ра, анод которого соединен с эмиттером отпирающего транзистора, причем минусовой управл ющий вывод запираемого тири- стора подключен к точке соединени  двух источников напр жени .

Недостатком этого устройства  вл етс  мала  крутизна импульсов тока запирани  и отпирани , неустойчива  работа из-за необходимости запирани  запирающеготири- стора при отпирании отпирающего транзистора дл  исключени  короткого замыкани  двух источников.

Цель изобретени  - повышение надежности за счет повышени  крутизны импульсов тока и исключени  возможности короткого замыкани  источников напр жени .

Поставленна  цель достигаетс  тем, что в устройство дл  управлени  запираемым тиристором, содержащее источник запирающего напр жени , положительный вывод которого предназначен дл  подключени  к отрицательному управл ющему выводу запираемого тиристора и соединен с отрицательным выводом источника отпирающего напр жени , положительный вывод которого соединен с первым выводом первого ограничивающего резистора, отпирающий транзистор и тиристор, введены первый, второй и третий резирторы, второй, третий, четвертый и п тый ограничивающие резисторы , форсирующий и фильтрующий конденсаторы , первый и второй запирающий, форсирующий и первый и второй блокирующий транзисторы, стабилитрон, блокирующий диод, первый и второй резисторы смещени , запускающий и запирающий импульсные трансформаторы и резистивный делитель напр жени , причем первый вывод форсирующего конденсатора соединен с положительным выводом источника запирающего напр жени , а второй - с вторым выводом первого ограничивающего резистора и первым выводом второго ограничивающего резистора, второй вывод которого соединен с эмиттером отпирающего транзистора , эмиттерный переход которого за- шунтирован первым резистором, а

0 коллектор предназначен дл  подключени  к положительному управл ющему выводу запираемого тиристора и соединен с коллектором первого запирающего транзистора, эмиттерный переход которого зашунтиро5 ван вторым резистором, эмиттер соединен с вторым выводом источника запирающего напр жени , а база - через третий ограничивающий резистор соединена с коллектором второго запирающего транзистора, а

0 эмиттерный переход которого зашунтиро- ван третьим резистором, а эмиттер соединен с катодом блокирующего диода, анод которого соединен с положительным выводом источника отпирающего напр жени ,

5 база отпирающего транзистора через четвертый ограничивающий резистор соединена с -коллектором блокирую щ е г о транзистора, база которого через первый резистор смещени  соединена с эмиттером

0 второго запирающего транзистора, а эмиттер соединен с анодом тиристора, управл ющий электрод которого соединен с первым выводом вторичной обмотки запускающего импульсного трансформатора, а катод сое5 динен с катодом стабилитрона и первым выводом фильтрующего конденсатора, второй вывод которого соединен с анодом стабилитрона , отрицательным выводом источника запирающего напр жени  и пер0 вым выводом второго резистора смещени , второй вывод которого соединен с эмиттером второго запирающего транзистора, база которого через п тый ограничивающий резистор соединена с коллектором первого

5 синхронизирующего транзистора, база которого соединена с базой второго синхронизирующего транзистора и первым выводом вторичной обмотки запирающего импульсного трансформатора, второй вывод кото- 0 рой соединен с отрицательным выводом источника запирающего напр жени , вторым выводом вторичной обмотки запускающего импульсного трансформатора, эмиттером первого синхронизирующего 5 транзистора и эмиттером второго сикхрони зирующего транзистора, коллектор которого соединен с базой блокирующего транзистора, з выход резистивного делител  напр жени , подключенного параллельно источнику запирающего напр жени ,

соединен с коллектором первого запирающего транзистора.

На чертеже приведена принципиальна  схема устройства дл  управлени  запираемым тиристором.

Устройство содержит источники отпирающего 1 и запирающего 2 напр жени , первый 3 и второй А ограничивающие резисторы , форсирующий 5 конденсатор, отпирающий 6 и первый запирающий 7 транзисторы с шунтирующими 8, 9 резисторами , блокирующий диод 10, третий, четвертый и п тый ограничивающие резисторы 11-13, второй запирающий транзистор 14, резистор смещени  15, блокирующий транзистор 16, запускающий тиристор 17, стабилитрон 18 с фильтрующим конденсатором 19 и вторым резистором смещени  20, первый и второй синхронизирующие транзисторы соответственно 21,22,импульсные трансформаторы соответственно запирающий 23 и запускающий 24, а также запира- емый тиристор 25, резистивный делитель из двух резисторов 26, 27, резистор 28, при этом источник отпирающего напр жени  1 подключен к первому выводу первого ограничивающего резистора 3, отпирающий транзистор 6 выводом соединен с плюсовым управл ющим выводом запираемого тиристора 25, источник запирающего напр жени  2 соединен с отпирающим 1 источником согласно последовательно, причем минусовой управл ющий вывод запираемого тиристора 25 подключен к точке соединени  двух источников 1, 2, второй ограничивающий резистор 4 соединен последовательно с первым 3 ограничивающим резистором, точка их соединени  подключена к общей точке соединени  двух источников 1, 2 через форсирующий конденсатор 5, а другой конец второго ограничивающего резистора 4 соединен с эмиттером отпирающего транзистора 6, коллектор которого соединен с плюсовым управл ющим выводом запираемого тиристора 25 и коллектором запирающего транзистора 7, эмиттер которого соединен с минусом запирающего источника напр жени  2, базовый переход запирающего транзистора 7, зашунтиро- ванный резистором 9, через третий ограничивающий резистор 12 подключен к коллектору второго запирающего транзистора 14 заактированного резистором 28, эмиттер которого соединен с катодом блокирующего диода 10, анодом соединенного с плюсом отпирающего источника напр жени  1 и через резистор 15 смещени  с базой блокирующего транзистора 16, коллектор которого соединен через четвертый ограничивающий резистор 11 с базовым переходом отпирающего транзистора 6, зашунти- рованного резистором 8, а эмиттер блокирующего транзистора 16 подключен к аноду запускающего тиристора 17, катод которого 5 подключен к катоду стабилитрона 18, за- шунтированного фильтрующим конденсатором 19, и подключенного анодом к минусу запирающего источника 2, резистору смещени  20, другим концом подключенного к

0 катоду блокирующего диода 10, причем база второго запирающего транзистора 14 через п тый ограничивающий резистор 13 соединена с коллектором первого синхронизирующего транзистора 21, база которого,

5 соединенна  с базой второго синхронизируй ющего транзистора 22,подключена к выводу вторичной обмотки запирающего импульсного трансформатора 23, другой конец кото- рой соединен с. эмиттерами

0 синхронизирующих транзисторов 21, 22, анодом стабилитрона 18 и выводом вторичной обмотки запускающего импульсного трансформатора 24, другой конец которой соединен с управлением запускающего ти5 ристора 17, а коллектор второго синхронизирующего транзистора 22 соединен с базой блокирующего транзистора 16, причем управл ющий переход запираемого тиристора 25 и коллектор - эмиттер

0 запирающего транзистора 7 зашунтирова- ны резисторами 26, 27, образующими резистивный делитель напр жени .

Устройство дл  управлени  запираемым тиристором работает следующим обра5 зом.

В исходном состо нии транзисторы 7 и 8 закрыты, конденсатор 5 зар жен до напр жени  источника 1. С помощью источника напр жени  2 посредством резистивного

0 делител , выполненного из резисторов 26, 27 на управл ющем переходе запираемого тиристора 25, образуетс  обратное напр жение смещени  величиной 5-7 В, рекомендуемого дл  запираемого тиристорэ на все

5 врем  е го закрытого состо ни .

При подаче импульса отпирани  Uo на

трансформатор 24 тиристор 17 отпираетс  и

через открытый базовым током резистора

0 15 транзистор 16 подаетс  ток базы на отпирающий транзистор 6. При отпирании которого форсирующий конденсатор 5 разр жаетс  на управл ющий переход запираемого тиристора 25, образу  форсиро5 ванный запускающий короткий импульс с крутым передним фронтом, амплитуда которого ограничена резистором 4. Затем от источника 1 через резистор 3, 4, транзистор 6 и управл ющий переход запираемого тиристора 25 начинает протекать ток поддержки,

рекомендуемый в течение всего времени открытого состо ни .

При поступлении импульса запирани  Из на трансформатор 23 синхронизирующие транзисторы 21 и 22 открываютс . С открытием транзистора 22 базовый переход транзистора 16 шунтируетс  и транзистор 16 закрываетс  напр жением стабилитрона 18. Одновременно напр жение стабилитрона 18 прикладываетс  о обратном направлении к тиристору 17. обеспечиваетс  также его форсированное запирание. В результате всего прекращаетс  базовый ток транзистора 6. Одновременно при отпирании транзистора 21 открываютс  транзисторы 7. и 14. Напр жение источника 2 прикладываетс  через открытым транзистор 7 к управл ющему пьшоду запираемого тирисгорэ 25 в обратном направлении,вызывал его запирание . После окончани  импульса из транзисторы 21, 22, 14, 7 закрываютс , через диод 10 обеспечиваетс  питание узла блокировки . Длительность импульса Ua выбираетс  с учетом требований к запираемому тиристору 25. Можно видеть, что здесь исключено короткое замыкание источников 1 и 2 по цепи транзисторов б и 7, а крутизна импульсов управлени  запираемого тири- стора определ етс  только быстродействием транзисторов 6 и 7.

Это обеспечивает надежность работы запираемого тиристорз 25 и всего устройства . Одновременно обеспечиваетс  необходима  помехоустойчивость по управлению Uo за сот стабилитрона 18 как порогового элемента.

Claims (1)

1. Формула изобретени  Устройство дл  управлени  запираемым тиристором, содержащее источник запирающего напр жени , положительный вывод которого предназначен дл  подключени  к отрицательному управл ющему выводу запираемого тиристора и соединен с отрицательным выводом источника отпирающего напр жени , положительный вывод которого соединен с первым пыиодоч первого ограничивающего резистора, отпирающий транзистор и тиристор, отличающеес  тем, .что, с ц лью повышени  надежности за счет повышени  крутизны импульсов тока и исключени  возможности короткого замыкани  источников напр жени , в него введены первый, второй и третий резисторы, второй, третий, четвертый и п тый ограничивающие резисторы, форсирующий и фильтрующий конденсаторы, первый и второй запирающие, форсирующий и первый и второй блокирующий транзисторы , стабилитрон, блокирующий диод, первый и второй резисторы смещение, запускающий и запирающий импульсные трансформаторы и резистивный делитель напр жени , причем первый вывод форсирующего конденсатора соединен с положительным выводом источника запирающего напр жени , а второй - с вторым выводом первого ограничивающего резистора и первым выводом второго ограничивающего резистора , второй вывод которого соединен с

   0 эмиттером отпирающего транзистора, эмит- терный переход которого зэшунтирован первым резистором, а коллектор предназначен дл  подключени  к положительному управл ющему выводу запираемого тири5 стора и соединен с коллектором первого запирающего транзистора, эмиттерный переход которого зашунтирован вторым резистором , эмиттер соединен с вторым выводом источника запирающего напр же0 ни ,э база через третий ограничивающий резистор соединена с коллектором второго запирающего транзистора, эмиттерный переход которого зашунтирозан третьим резистором , а эмиттер соединен с катодом

   5 блокирующего диода, анод которого соединен с положительным выводом источника- отпирающего напр жени , база отпирающего транзистора через четвертый ограничивающий резистор соединена с

   0 коллектором блокирующего транзистора, база которого через первый резистор смещени  соединена с эмиттером второго запирающего транзистора, э эмиттер соединен с анодом тиристора, управл ющий электрод

   5 которого соединен с первым выводом вторичной обмотки запускающего импульсного трансформатора, а катод соединен с катодом стабилитрона и первым выводом фильтрующего конденсатора, второй вывод

   0 которого соединен с анодом стабилитрона, отрицательным выводом источника запирающего напр жени  и первым выводом второго резистора смещени , второй вывод которого соединен с эмиттером второго зэ5 пирающего транзистора, база которого через п тый ограничивающий резистор соединено с коллектором первого синхронизирующего транзистора, баз которого соединена с базой второго синхронизирую0 щёго транзистора и пераым выводом вторичной обмслки запирающего импульсного трансформатора, о горой нывод которой со- ьэдинен с отрицательным эыводом источника запирающего напр жени , вторым выводом

   5 вторичной обметка запускающего импульсного трансформатора, эмиттером первого синхронизирующего транзистора и эмиттером второго синхронизирующего транзистора , коллектор которого соединен с базой блокирующего транзистора, а выход рези

   стивного делител  напр жени , подключен- напр жени , соединен с коллектором пер- ного параллельно источнику запирающего вого запирающего транзистора.