RU1784991C

RU1784991C - Устройство дл коммутации многоадресных сообщений

Info

Publication number: RU1784991C
Application number: SU904887247A
Authority: RU
Inventors: Евгений Игоревич Ивченко; Юрий Викторович Глуховец; Владимир Афанасьевич Талалаев
Original assignee: Полтавское Высшее Военное Командное Училище Связи Им.Маршала Советского Союза Москаленко К.С.
Priority date: 1990-11-29
Filing date: 1990-11-29
Publication date: 1992-12-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано на центрах коммутации сетей передачи данных . Целью изобретени вл етс увеличение быстродействи устройства. Устройство коммутации многоадресных сообщений содержит входной ключ 1, формирователь импульсов 2, блок выделени разрешенных кодов 3, два селектора 4 и 6, блок микропрограммного управлени 5, генератор тактовых импульсов 7, блок анализа адресной части водного сообщени 8, декодер 9, m триггеров 10, m элементов И 11, m ключей 12. Устройство позвол ет осуществл ть коммутацию многоадресных сообщений с адресом, меньшим чем линейна сумма адресов абонентов получателей, за счет использованных в качестве адресов кодовых комбинаций дизъюнктивного кода, что повышает производительность устройства и пропускную способность сети передачи данных в целом. 1 ил.

Description

Изобретение относитс к вычислительной технике и может быть использовано на центрах коммутации (ЦК) сетей передачи данных.

Известны устройства коммутации сообщений , которые не позвол ют коммутацию многоадресных сообщений.

Известны также устройства дл анализа адресных посылок, и устройство коммутации многоадресных сообщений. Данным устройствам присущи свойства снижени производительности с увеличением адресной части многоадресного сообщени .

Наиболее близким к предлагаемому устройству вл етс устройство, которое со- дер жит декодирующий узел адреса с m адресными выходами, канальные каскады совпадений, узел защиты кодов, выделители тактовых и синхронизирующих импульсов , генератор тактовых импульсов и

линейный узел. Устройство позвол ет коммутацию многоадресных сообщений при низкой производительности, так как происходит снижение быстродействи устройства с увеличением числа абонентов-получателей многоадресного сообщени , вызывающего пр мопропорциональное увеличение адресной части многоадресного сообщени .

Цель изобретени - увеличение быстродействи устройства

Поставленна цель достигаетс за счет осуществлени коммутации многооадрес- ных сообщений с адресом меньшим чем линейна сумма адресов абонентов-получателей за счет использовани в качестве адресов - кодовых комбинаций дизъюнктивного кода и введени ключа, группы m триггеров, группы m ключей и блока анализа адресной части входного сообщени

V|

00

N ю о

На чертеже представлена структурна схема устройства.

Устройство коммутации многоадресных сообщений содержит входной ключ 1, формирователь импульсов 2, блок выделени разрешенных кодов 3, первый 4, второй 6 селекторы импульсов, блок 5 микропрограммного управлени , генератор 7 тактовых импульсов, блок 8 анализ адресной части входного сообщени , декодер 9, группу m триггеров 10, группу m элементов И 11. группу ключей1 12, информационный вход устройства 13, группу m выходов устройства 14.

Устройство работает следующим образом .

Кодовые комбинации многоадресного сообщени (MAC) поступают на информационный 13 вход устройства через открытый вход ключ 1. Поэлементный прием импульсов кодовых комбинаций осуществл ет фор- мирователь импульсов 2, Реализаци алгоритма работы устройства, задаваема блоком 5, начинаетс после приема синхросигнала , подаваемого на вход блока 5 с выхода первого селектора импульсов 4. После приема и накоплени кодовых комбинаций MAC в блоке 3 по сигналу из блока 5 закрываетс входной ключ 1. Блок 3 пропускает на свой выход только разрешенные кодовые комбинации. По сигналу из блока 5 они подаютс из блока 3 в блок 8. В блоке 8 осуществл етс последовательна проверка услови логического включени кодовых комбинаций адресов абонентов-получателей центра коммутации в кодовую комбинацию адреса MAC. После проверки в блоке 8 разрешающие сигналы (1) будут поданы на первые входы тех элементов И 11, которые ведут к абонентам-получател м с адресами , дл которых выполн етс условие логического включени . После окончани цикла работы блока 8 по сигналу из блока 5 через соответствующие элементы И 11, открываютс соответствующие ключи 12 дл выдачи текстовой части сообщени . Одновременно сигнал из блока 5 поступает на третий вход входного ключа 1, открыва его дл приема очередного сообщени . По сигналам блока 5 устанавливаютс в О триггеры 10 и подготавливаетс к очередному циклу блок 8.

Таким образом, обеспечиваетс высокое быстродействие устройства, так дл кодовой комбинации дизъюнктивного кода справедливо соотношение

S n N,

где N - длина кодовых комбинаций дизъюнктивного кода;

n - длина кодовой комбинации адресов абонентов, определ емое из соотношени n flog2M, где М - число абонентов сетных - ближайшее целое х, S - количество або- нентов-получателей MAC.

Использование в качестве адресной части MAC кодовой комбинации ZFDs кода и применение данного устройства позвол ет сократить объем (V) передаваемых сообще- ний, т.к. в известных устройствах объём адресной части определ етс из услови

.

Это обсто тельство и обеспечивает повышение быстродействие устройства по коммутации многоадресных сообщений.

Claims

Формула изобретени Устройство дл коммутации многоадресных сообщений, содержащее формирователь импульсов, блок выделени разрешенных кодов, первый и второй селекторы сигналов, декодер, блок микропрограммного управлени , генератор тактовых импульсов и с первого по М-й элементы И,

(где М - число выходных направлений коммутации ), причем выход формировател импульсов подключен к информационным входам первого и второго селекторов сигналов , выходы которых подключены соответственно к входу запуска блока микропрограммного управле.ни и к входу запуска-останова генератора тактовых импульсов , выход которого подключен к входу синхронизации блока микропрограммного

управлени , первый выход которого подключен к управл ющему входу блока выделени разрешенных кодов, о т л и ч а ю - щ е е с тем, что, с целью увеличени быстродействи , в него введен ключ, с

первого по М-й триггеры, группа из М ключей и блок анализа адресной части входного сообщени , причем информационный вход устройства подключен к информационному входу ключа, выход которого подключен к

входу формировател импульсов, выход блока выделени разрешенных кодов подключен к информационному входу блока анализа адресной части входного сообщени , первый выход которого подключен к .

управл ющим входам ключей группы, второй выход блока анализа адресной части входного сообщени подключен к входу синхронизации декодера, выходы ключей группы подключены соответственно к выходам с первого по М-й устройства, второй , третий и четвертый выходы блока микропрограммного управлени подключены соответственно к первому управл ющему входу ключа, к первому и второму

управл ющим входам блока анализа адресной части входного сообщени , п тый выход блока микропрограммного управлени подключен к второму управл ющему входу ключа и к первым входам всех элементов И, выходы которых подключены соответствен- но к информационным входам ключей с первого по М-й группы, шестой выход блока микропрограммного управлени подключен к входам синхронизации триггеров с первой по М-й и к третьему управл ющему входу блока анализа адресной части входного сообщени , выходы группы которого подключены соответственно к информационным входам декодера, выходы с первого по М-й которого подключены соответствен- но к информационным входам триггеров с первого по М-й, выходы которых подключены соответственно к вторым входам элементов И с первого по М-й, блок анализа адресной части входного сообщени со- держит первый и второй ключи, первый и второй регистры, с первого по К-й элементы ИЛИ (где К - разр дность выделений адресной части входного сообщени ), первый и второй узлы буферной пам ти, с пер- вого по К сумматоры по модулю 2,, с первого по К элементы задержки и элементы ИЛИ-НЕ, причем в блоке анализа адресной части входного, сообщени информационный вход блока подключен к информационному входу первого регистра, выход которого подключен к первому выходу блока анализа адресной части входного сообщени , первый управл ющий вход которого подключен к управл ющим входам первого и второго ключей, выход второго ключа подключен к первым информационным входам второго регистра и первого узла буферной пам ти, второй управл ющий вход блока анализа адресной части входного сообщени подключен к входу чтени второго узла буферной пам ти и входам записи-считывани второго регистра и первого узла буферной пам ти, третий управл ющий вход блока анализа адресной части входного сообщени подключен к входу записи-считывани первого регистра и к входам установки в О второго регистра и первого узла буферной пам ти, выходы которого подключены соответственно к информационным входам с второго по (К+ 1)-й второго регистра, а-й выход второго регистра (где а 1, 2, .,. К) подключен к (а + 1)-му информационному входу первого регистра, к первому входу а-го элемента ИЛИ и к входу а-го элемента задержки, выходы а-го элемента ИЛИ и а-го элемента задержки подключены соответственно к первому и второму информационным входам а-го сумматора по модулю 2, выход которого подключен к а-му входу элемента ИЛИ-НЕ, выход которого подключен к второму выходу блока анализа адресной части входного сообщени , а-й выход второго узла буферной пам ти подключен к второму входу а-го элемента ИЛИ и к а-му выходу группы блока анализа адресной части входного сообщени .