RU162898U1 - Задающее устройство - Google Patents

Abstract

Задающее устройство, содержащее формирователь заданных кодов, первый и второй регистры и сумматор, при этом вход первого регистра D подключен к выходу формирователя заданных кодов, а выход Q подключен ко входу D второго регистра, отличающееся тем, что введены формирователь модуля разности, третий регистр, L D-триггеров и логические схемы И и НЕ, при этом выход третьего регистра Q подключен к первому входу данных сумматора, выход которого является выходом устройства и подключен ко входу данных D третьего регистра, выходы Q первого и второго регистров подключены соответственно к первому и второму входам данных формирователя модуля разности, выход данных которого Q подключен ко второму входу данных сумматора, а выход «больше» формирователя модуля разности подключен ко входу управления суммированием-вычитанием сумматора, вход тактовой частоты задающего устройства подключен ко входам С 1-го, 2-го, L-го D-триггеров и ко входу логической схемы НЕ, выход логической схемы НЕ соединен с C входом третьего регистра и первым входом логической схемы И, выход логической схемы И подключен к С входам первого и второго регистров, инверсный выход NQ первого D-триггера подключен ко второму входу логической схемы И, а прямой выход PQ - к D входу 2-го D-триггера, прямой выход PQ которого подключен к D входу L-го D-триггера, инверсный выход NQ L-го D триггера подключен к D входу первого D-триггера и третьему входу логической схемы И, при этом R входы первого, второго и третьего регистров подключены ко входу начального сброса, где L - целое число, равное или больше 2.

Description

Предлагаемая полезная модель относится к цифровой технике и может быть использована в управляющих системах для формирования плавно изменяющихся параметров регулирования.

Известны задающие устройства (см. В. Вычужанин, «Электронные устройства для «цифрового дома»», журнал «Современная электроника» №4 2008 г., стр. 39, рис. 3), содержащие компаратор кодов, первый вход которого является входом устройства, первый и второй выходы которого подключены к первому и второму входам первой ячейки управления, выходы которой подключены к реверсивному счетчику, выход которого является выходом устройства и подключен ко второму входу компаратора кодов, генератор тактовых импульсов, выход которого подключен к первому входу второй ячейки управления, первый и второй выход которой которой подключены к первому и второму входам вычитающего счетчика, выход которого подключен ко второму входу второй ячейки управления. Первый и второй входы управления подключены соответственно к третьим входам первой и второй ячеек управления, при этом выход вычитающего счетчика подключен к четвертому входу первой ячейки управления, вход кода задания частоты интегрирования подключен ко входу данных вычитающего счетчика, а третий выход компаратора кодов является выходом окончания интегрирования.

Недостатком устройства является зависимость времени переходного процесса формирования задающего воздействия от величины перепада входного кода.

Наиболее близким техническим решением к предлагаемому является задающее устройство (см. Шевкопляс Б.В. Микропроцессорные структуры. Инженерные решения: Справочник - 2-е изд. перераб. и доп. - М.: Радио и связь, 1990 г., стр. 474, рис. 8.6.), содержащее формирователь N-разрядных заданных кодов и (К+1) регистров, где К - число промежуточных градаций при сглаживании ступенчатого сигнала, вход данных первого регистра подключен к выходу формирователя заданных кодов, выход каждого предыдущего регистра подключен ко входу следующего, выходы всех регистров подключены ко входам данных сумматора, выход которого подключен к делителю, выход которого является выходом устройства.

Недостатком устройства является требование большого количества оборудования из-за необходимости наличия (К+1) N-разрядных регистров и сумматора на К N-разрядных входов.

Техническим результатом предлагаемой полезной модели является обеспечение плавного нарастания кодов на выходе задающего устройства за фиксированное количество шагов при упрощении задающего устройства.

Сущность полезной модели состоит в том, что задающее устройство содержит формирователь заданных кодов, первый и второй регистры и сумматор, при этом вход первого регистра D подключен к выходу формирователя заданных кодов, а выход Q подключен ко входу D второго регистра.

Новым в предлагаемой полезной модели является то, что введены формирователь модуля разности, третий регистр, L D-триггеров и логические схемы И и НЕ, при этом выход третьего регистра Q подключен к первому входу данных сумматора, выход которого является выходом устройства и подключен ко входу данных D третьего регистра, выходы Q первого и второго регистров подключены соответственно к первому и второму входам данных формирователя модуля разности, выход данных которого Q подключен ко второму входу данных сумматора, а выход «больше» формирователя модуля разности подключен ко входу управления суммированием-вычитанием сумматора, вход тактовой частоты задающего устройства подключен ко входам С 1-го, 2-го, L-го D-триггеров и ко входу логической схемы НЕ, выход логической схемы НЕ соединен с С входом третьего регистра и первым входом логической схемы И, выход логической схемы И подключен к С входам первого и второго регистров, инверсный выход NQ первого D-триггера подключен ко второму входу логической схемы И, а прямой выход PQ - к D входу 2-го D-триггера, прямой выход PQ которого подключен к D входу L-го D-триггера, инверсный выход NQ L-ного D триггера подключен к D входу первого D-триггера и третьему входу логической схемы И, при этом R входы первого, второго и третьего регистров подключены ко входу начального сброса, где L - целое число равное или больше 2.

На фиг. 1 представлена схема задающего устройства.

На фиг. 2 - вариант построения формирователя модуля разности.

На фиг. 3 - диаграмма работы устройства.

Устройство содержит формирователь заданных кодов 1, первый регистр 2, формирователь модуля разности 3, второй регистр 4, третий регистр 5, сумматор 6, 1-й, 2-й и L-й D-триггеры 7, 8 и 9, логическую схему НЕ 10 и логическую схему И 11.

Выход формирователя заданных кодов 1 подключен ко входу D первого регистра 2, выход Q которого подключен к первому входу данных формирователя модуля разности 3 и ко входу данных D второго регистра 4, выход которого подключен ко второму входу данных формирователя модуля разности 3. Выход Q третьего регистра 5 подключен к первому входу данных сумматора 6, выход которого является выходом устройства и подключен ко входу данных D третьего регистра 5. Вход тактовой частоты подключен к С входам 1-го, 2-го, L-го D-триггеров 7, 8 и 9, и через логическую схему НЕ 10 - к С входу третьего регистра 5 и первому входу логической схемы И 11, выход которой подключен к С входам первого и второго регистров 2 и 4, R входы которых, а также R вход третьего регистра 5 подключены ко входу начального сброса. Выход данных Q формирователя разности 3 подключен ко второму входу данных сумматора 6, а выход «больше» подключен ко входу управления суммированием-вычитанием сумматора 6. Инверсный выход NQ первого D-триггера 7 подключен ко второму входу логической схемы И 11, а прямой выход PQ к - D входу 2-го D-триггера 8, прямой выход PQ которого подключен к D-входу L-го D-триггера 9, инверсный выход NQ которого подключен к D входу первого D-триггера 7 и третьему входу логической схемы И 11.

Формирователь модуля разности 3 (фиг. 2), содержит первый и второй мультиплексоры 12 и 13, вычитатель 14 и компаратор кодов 14.

Выходы первого и второго мультиплексоров 12 и 13 подключены соответственно к первому и второму входам данных вычитателя 14, выход которого является выходом данных Q формирователя модуля разности 3. Первая и вторая шины данных подключены к первым и вторым входам данных соответственно первого и второго мультиплексоров 12, 13 и компаратора кодов 14, выход «больше» которого является выходом «больше» формирователя модуля разности 3 и подключен ко входу S второго мультиплексора 13, а выход «меньше» подключен ко входу S первого мультиплексора 12.

Задающее устройство функционирует следующим образом. (Работу задающего устройства будем рассматривать для N=4, где N - число разрядов кода формирователя заданных кодов 1, и L=2, где 2*L - число промежуточных градаций при сглаживании ступенчатого сигнала данных, т.е. четырех градаций.)

В исходном состоянии первый, второй и третий регистры 2, 4 и 5 сброшены сигналом НС (момент Т0 на фиг. 3). Передним фронтом первого сигнала с выхода логической схемы И 11 входной код переписывается в первый регистр 2, а его содержимое - во второй регистр 4 (момент Т1 на фиг. 3). Т.к. в начальном состоянии в первом и втором регистрах 2 и 4 нулевые коды, то на выходе данных формирователя модуля разности 3 формируется нулевой код, а на выходе «больше» - нулевой уровень. Сумматор 6 до появления второго импульса на выходе логической схемы И 11 производит четырехкратное вычитание содержимого третьего регистра 5 и выхода данных формирователя модуля разности 3 (нулевые) и на выходе сумматора 6 (в нашем примере 6 разрядов) и на выходе устройства (в нашем примере 4 старших разряда сумматора из 6-ти, т.е. значение кода суммы, поделенное на 4) имеют место нулевые коды.

Передним фронтом второго импульса с выхода логической схемы И 11 в первый регистр 2 перепишется значение 8 выходного кода формирователя заданных кодов 1, а во второй регистр 4 - нулевое значение (момент Т2 на фиг. 3). На выходе данных формирователя модуля разности 3 сформируется код разности 8, а на выходе «больше» логический сигнал единичного уровня. Сумматор 6 до появления следующего импульса на выходе логической схемы И 11 производит четырехкратное суммирование содержимого третьего регистра 5 и выхода данных формирователя модуля разности 3 (восемь) и на выходе сумматора 6 (в нашем примере 6 разрядов) имеют место нарастающие шестнадцатеричные коды: 8, 10, 18, 20 (моменты Т2…Т5 на фиг. 3). На выходе устройства (в нашем примере 4 старших разряда сумматора из 6-ти) имеют место плавно нарастающие коды: 2, 4, 6, 8, где 8 это входное значение кода, т.е. код на выходе устройства не изменяется скачком, а плавно нарастает от нуля до 8.

Передним фронтом третьего импульса с выхода логической схемы И 11 в первый регистр 2 перепишется значение 8 выходного кода формирователя заданных кодов 1, а во второй регистр 4 - также значение 8 (момент Т6 на фиг. 3). На выходе данных формирователя модуля разности 3 сформируется нулевой код разности, а на выходе «больше» логический сигнал нулевого уровня. Сумматор 6 до появления следующего импульса на выходе логической схемы И 11 производит четырехкратное вычитание содержимого третьего регистра 5 и выхода данных формирователя модуля разности 3 (ноль) и на выходе сумматора 6 сохраняется шестнадцатеричный код 20. На выходе устройства сохраняется шестнадцатеричный код 8.

Передним фронтом четвертого импульса с выхода логической схемы И 11 в первый регистр 2 перепишется значение А выходного кода формирователя заданных кодов 1, а во второй регистр 4 - значение 8 (момент Т7 на фиг. 3). На выходе данных формирователя модуля разности 3 сформируется код разности 2, а на выходе «больше» логический сигнал единичного уровня. Сумматор 6 до появления следующего импульса на выходе логической схемы И 11 производит четырехкратное суммирование содержимого третьего регистра 5 и выхода данных формирователя модуля разности 3 (два) и на выходе сумматора 6 (в нашем примере 6 разрядов) имеют место нарастающие шестнадцатеричные коды: 22, 24, 26, 28 (моменты Т7…Т10 на фиг. 3). На выходе устройства имеют место плавно нарастающие коды: 2, 9, 9, А, где А это входное значение кода, т.е. код на выходе устройства не изменяется скачком, а плавно нарастает от 8 до А.

Передним фронтом пятого импульса с выхода логической схемы И 11 в первый регистр 2 перепишется значение А выходного кода формирователя заданных кодов 1, а во второй регистр 4 - также значение А (момент Т11 на фиг. 3). На выходе данных формирователя модуля разности 3 сформируется нулевой код разности, а на выходе «больше» логический сигнал нулевого уровня. Сумматор 6 до появления следующего импульса на выходе логической схемы И 11 производит четырехкратное вычитание содержимого третьего регистра 5 и выхода данных формирователя модуля разности 3 (ноль) и на выходе сумматора 6 сохраняется шестнадцатеричный код 28. На выходе устройства сохраняется шестнадцатеричный код А.

Передним фронтом шестого импульса с выхода логической схемы И 11 в первый регистр 2 перепишется значение 0 выходного кода формирователя заданных кодов 1, а во второй регистр 4 - значение А (момент Т12 на фиг. 3). На выходе данных формирователя модуля разности 3 сформируется код разности А, а на выходе «больше» логический сигнал единичного уровня. Сумматор 6 до появления следующего импульса на выходе логической схемы И 11 производит четырехкратное вычитание содержимого третьего регистра 5 и выхода данных формирователя модуля разности 3 (А) и на выходе сумматора 6 имеют место ниспадающие шестнадцатеричные коды: 1Е, 14, А, 0 (моменты Т12…Т15 на фиг. 3). На выходе устройства имеют место плавно ниспадающие коды: 7, 5, 2, 0, где 0 это входное значение кода, т.е. код на выходе устройства не изменяется скачком, а плавно ниспадает от А до 0.

Таким образом, предлагаемое задающее устройство позволило обеспечить плавное нарастание кодов на его выходе за фиксированное количество шагов (в нашем примере - четырех) при сокращении количества оборудования для построения задающего устройства.

Claims (1)

1. Задающее устройство, содержащее формирователь заданных кодов, первый и второй регистры и сумматор, при этом вход первого регистра D подключен к выходу формирователя заданных кодов, а выход Q подключен ко входу D второго регистра, отличающееся тем, что введены формирователь модуля разности, третий регистр, L D-триггеров и логические схемы И и НЕ, при этом выход третьего регистра Q подключен к первому входу данных сумматора, выход которого является выходом устройства и подключен ко входу данных D третьего регистра, выходы Q первого и второго регистров подключены соответственно к первому и второму входам данных формирователя модуля разности, выход данных которого Q подключен ко второму входу данных сумматора, а выход «больше» формирователя модуля разности подключен ко входу управления суммированием-вычитанием сумматора, вход тактовой частоты задающего устройства подключен ко входам С 1-го, 2-го, L-го D-триггеров и ко входу логической схемы НЕ, выход логической схемы НЕ соединен с C входом третьего регистра и первым входом логической схемы И, выход логической схемы И подключен к С входам первого и второго регистров, инверсный выход NQ первого D-триггера подключен ко второму входу логической схемы И, а прямой выход PQ - к D входу 2-го D-триггера, прямой выход PQ которого подключен к D входу L-го D-триггера, инверсный выход NQ L-го D триггера подключен к D входу первого D-триггера и третьему входу логической схемы И, при этом R входы первого, второго и третьего регистров подключены ко входу начального сброса, где L - целое число, равное или больше 2.

   

Images