RU146914U1 - DEVICE FOR DRIVING TO A UNIFIED FORMAT OF VARIOUS DIGITAL VIDEO SIGNALS - Google Patents
DEVICE FOR DRIVING TO A UNIFIED FORMAT OF VARIOUS DIGITAL VIDEO SIGNALS Download PDFInfo
- Publication number
- RU146914U1 RU146914U1 RU2014116025/08U RU2014116025U RU146914U1 RU 146914 U1 RU146914 U1 RU 146914U1 RU 2014116025/08 U RU2014116025/08 U RU 2014116025/08U RU 2014116025 U RU2014116025 U RU 2014116025U RU 146914 U1 RU146914 U1 RU 146914U1
- Authority
- RU
- Russia
- Prior art keywords
- data
- video
- signals
- input
- port
- Prior art date
Links
Images
Landscapes
- Color Television Systems (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
1. Устройство приведения к единому формату различных цифровых видеосигналов, содержащее параллельный, последовательный, MIPI CSI 2 и MIPI CSI 3 порты ввода видео, выходы которых соединены с входами мультиплексора, выход которого соединен с входом модуля обрезки и децимации кадров, а также массив управляющих регистров, выходы которого соединены с портами ввода видео, мультиплексором и модулем обрезки и децимации кадров, при этом массив управляющих регистров выполнен с возможностью управления и задания конфигураций параллельного, последовательного, MIPI CSI 2 и MIPI CSI 3 портов ввода видео, мультиплексора и модуля обрезки и децимации кадров; параллельный, последовательный, MIPI CSI 2 и MIPI CSI 3 порты ввода видео выполнены с возможностью приема входных видеосигналов, при этом приема синхросигналов и данных в зависимости от конфигурации порта по различным фронтам входного тактового сигнала, с возможностью пересинхронизации входных видеосигналов на внутреннюю частоту, приведения их к унифицированному пиксельному формату (УПФ) и направления в мультиплексор, выполненный с возможностью осуществления выбора нескольких потоков видеосигналов и направления их в модуль обрезки и децимации кадров, выполненный с возможностью уменьшения размеров кадра по вертикали и по горизонтали и осуществления децимации потоков видеосигналов по кадрам.2. Устройство по п. 1, отличающееся тем, что параллельный порт выполнен с возможностью инвертирования входных управляющих синхросигналов, а так же с возможностью создания из входного видеосигнала на основе горизонтальной и вертикальной синхронизации синхросигнала четного и нечетного полукадров, если1. A device for converting to a single format of various digital video signals, containing parallel, serial, MIPI CSI 2 and MIPI CSI 3 video input ports, the outputs of which are connected to the inputs of the multiplexer, the output of which is connected to the input of the frame trimming and decimation module, as well as an array of control registers the outputs of which are connected to the video input ports, a multiplexer, and a frame trimming and decimation module, while the array of control registers is configured to control and set parallel, sequential configurations go, MIPI CSI 2 and MIPI CSI 3 ports for video input, multiplexer and frame trim and decimation module; parallel, serial, MIPI CSI 2 and MIPI CSI 3 video input ports are configured to receive input video signals, while receiving clock signals and data depending on the port configuration on different fronts of the input clock signal, with the ability to resynchronize the input video signals to the internal frequency, bringing them to a unified pixel format (UPF) and direction to the multiplexer, configured to select multiple streams of video signals and direct them to the trim and decimation module and a frame adapted to reduce the frame size vertically and horizontally, and decimation of the video streams on kadram.2. The device according to claim 1, characterized in that the parallel port is configured to invert the input control clock signals, as well as the ability to create an even and odd half-frames from the input video signal based on horizontal and vertical synchronization of the clock signal, if
Description
Полезная модель относится к области обработки видеосигналов, а именно к устройствам приведения к единому формату различных цифровых видеосигналов и может применяться в устройствах цифровой обработки изображений, входящих в состав систем видеонаблюдения и видеоаналитики.The utility model relates to the field of video signal processing, namely, devices for converting various digital video signals to a single format and can be used in digital image processing devices that are part of video surveillance systems and video analytics.
В настоящее время в связи с развитием технологий происходит улучшение качества видеоизображения и появление новых форматов видеосигнала: увеличивается разрешение и частота кадров видеоизображения, создаются новые высокоскоростные интерфейсы передачи видеоизображений. Тем не менее, до сих пор остаются актуальными видеоизображения с небольшим разрешением и устоявшиеся форматы видеосигнала. Следовательно, к современным устройствам обработки изображений предъявляются требования умения обработки как новых, так и старых форматов видеосигнала. Для обработки каждого из существующих форматов видеоизображения требуются различные аппаратные модули, что усложняет конструкции устройств обработки видеоизображения. Удобней и выгодней производить обработку над одним единым видом видеосигнала, поэтому для сокращения количества оборудования разные сигналы приводят к единому виду.Currently, in connection with the development of technologies, video quality is improving and new video formats are appearing: the resolution and frame rate of video images are increasing, and new high-speed video transmission interfaces are being created. Nevertheless, low-resolution video images and established video signal formats still remain relevant. Therefore, the requirements for the ability to process both new and old video signal formats are presented to modern image processing devices. To process each of the existing video image formats, various hardware modules are required, which complicates the design of video image processing devices. It is more convenient and profitable to process one single type of video signal, therefore, to reduce the amount of equipment, different signals lead to a single type.
Наиболее близким к заявленной полезной модели являются устройство приведения к единому формату различных цифровых видеосигналов (заявка US 2005206784), содержащее процессор для ввода видео, включающий в себя преобразователь форматов и конвертер цветового пространства для систем сжатия видео. Конвертер преимущественно преобразует сигналы Bayer в видеосигналы GBR 4:1:1. Он так же преобразует YCbCb 4:2:2 с прогрессивной и чересстрочной разверткой в YCbCb 4:1:1 и обеспечивает преобразование цветового пространства между RGB и YCbCr. Процессор выполняет прием видеосигнала с низкой пиксельной частотой, например 27 МГц и работает только с параллельными интерфейсами, такими как Калу, имеющим пиксельную частоту, сигналы горизонтальной и вертикальной синхронизации, и синхросигнал четного и нечетного полукадров, и форматами SDTV-BT.601 и BT.656. Поддерживаемые размеры изображения могут варьироваться от 352∗288 до 720∗480 (30 кадров в секунду) или 720∗576 (25 кадров в секунду). Данное устройство выбрано в качестве прототипов заявленной полезной модели.Closest to the claimed utility model are a device for converting to a single format various digital video signals (application US 2005206784), comprising a processor for inputting video, including a format converter and a color space converter for video compression systems. The converter predominantly converts Bayer signals to GBR 4: 1: 1 video signals. It also converts YCbCb 4: 2: 2 progressive and interlaced to YCbCb 4: 1: 1 and provides color space conversion between RGB and YCbCr. The processor receives a video signal with a low pixel frequency, for example, 27 MHz, and works only with parallel interfaces, such as Kalu, which has a pixel frequency, horizontal and vertical synchronization signals, and even and odd half-frame sync signals, and SDTV-BT.601 and BT formats. 656. Supported image sizes can vary from 352 * 288 to 720 * 480 (30 frames per second) or 720 * 576 (25 frames per second). This device is selected as a prototype of the claimed utility model.
Недостатком устройства прототипа является то, что оно не поддерживает прием изображений высокой четкости (разрешения HD, Full HD, Ultra HD) и высокоскоростных видеосигналов в последовательных интерфейсах, а также то, что преобразованные с целью дальнейшего кодирования видеосигналы в GBR или YCbCr 4:1:1, не удобны для последующей обработки кадров видеоизображения.The disadvantage of the prototype device is that it does not support the reception of high-definition images (HD, Full HD, Ultra HD resolution) and high-speed video signals in serial interfaces, as well as the fact that the video signals converted to GBR or YCbCr 4: 1 are converted for further encoding: 1 are not suitable for post-processing frames of a video image.
Задачей заявленной полезной модели является создание устройства приведения к единому формату различных цифровых видеосигналов, универсального по обрабатываемым видеосигналам, которое позволяет принимать от одного до одиннадцати видеосигналов одновременно по различным параллельным и последовательным интерфейсам, причем видеоизображения, передаваемые посредством видеосигналов, может иметь различное разрешение и количество кадров в секунду, разное цветовое пространство (RGB, YcbCr, Bayer, Mono и др.), разную пиксельную субдискретизацию (4:4:4, 4:2:2, 4:2:0 и т.д.), различные стандартизированные форматы (BT.656, BT.1120, HiSPi, MIPI CSI 2, MIPI CSI 3).The objective of the claimed utility model is to create a device for converting various digital video signals to a single format, universal in terms of the processed video signals, which allows one to eleven video signals to be received simultaneously via various parallel and serial interfaces, and video images transmitted via video signals can have different resolutions and number of frames per second, different color space (RGB, YcbCr, Bayer, Mono, etc.), different pixel subsampling (4: 4: 4, 4: 2 : 2, 4: 2: 0, etc.), various standardized formats (BT.656, BT.1120, HiSPi, MIPI CSI 2, MIPI CSI 3).
Поставленная задача решена путем создания устройства приведения к единому формату различных цифровых видеосигналов, содержащее параллельный, последовательный, MIPI CSI 2 и MIPI CSI 3 порты ввода видео, выходы которых соединены со входами мультиплексора, выход которого соединен со входом модуля обрезки и децимации кадров, а также массив управляющих регистров, выходы которого соединены с портами ввода видео, мультиплексором и модулем обрезки и децимации кадров, при этом массив управляющих регистров выполнен с возможностью управления и задания конфигураций параллельного, последовательного, М1Р1 С81 2 и М1Р1 С81 3 портов ввода видео, мультиплексора и модуля обрезки и децимации кадров; параллельный, последовательный, М1Р1 С81 2 и МГР1 С81 3 порты ввода видео выполнены с возможностью приема входных видеосигналов, при этом приема синхросигналов и данных в зависимости от конфигурации порта по различным фронтам входного тактового сигнала, с возможностью пересинхронизации входных видеосигналов на внутреннюю частоту, приведения их к унифицированному пиксельному формату (УПФ) и направления в мультиплексор, выполненный с возможностью осуществления выбора нескольких потоков видеосигналов и направления их в модуль обрезки и децимации кадров, выполненный с возможностью уменьшения размеров кадра по вертикали и по горизонтали и осуществления децимации потоков видеосигналов по кадрам.The problem is solved by creating a device for converting various digital video signals to a single format, containing parallel, serial, MIPI CSI 2 and MIPI CSI 3 video input ports, the outputs of which are connected to the inputs of the multiplexer, the output of which is connected to the input of the frame trimming and decimation module, and an array of control registers, the outputs of which are connected to the video input ports, a multiplexer and a module for trimming and decimating frames, while the array of control registers is configured to control and set nfiguratsy parallel, serial, M1R1 and M1R1 2 C81 C81 3 video input ports of the multiplexer and the module frame cropping and decimation; parallel, serial, M1P1 C81 2 and MGR1 C81 3 video input ports are configured to receive input video signals, while receiving clock signals and data depending on the port configuration on different fronts of the input clock signal, with the ability to resynchronize the input video signals to the internal frequency, bringing them to a unified pixel format (UPF) and direction to the multiplexer, configured to select multiple streams of video signals and direct them to the trim and dec frames, made with the possibility of reducing the size of the frame vertically and horizontally and decimating the flow of video signals by frames.
В предпочтительном варианте осуществления устройства параллельный порт выполнен с возможностью инвертирования входных управляющих синхросигналов, а так же с возможностью создания из входного видеосигнала на основе горизонтальной и вертикальной синхронизации синхросигнала четного и нечетно полукадров, если входной видеосигнал поступает в чересстрочной развертке без этого сигнала.In a preferred embodiment of the device, the parallel port is capable of inverting the input control clock signals, and also with the possibility of creating an even and odd half-frame from the input video signal based on horizontal and vertical synchronization of the clock signal if the input video signal is interlaced without this signal.
В предпочтительном варианте осуществления устройства параллельный порт содержит внешние выводы, распределенные по входам демультиплексора, выходы которого соединены со входами модулей пересинхронизации, выходы которых связаны со входами модулей преобразования, выходы которых связаны со входами мультиплексора, при этом демультиплексор выполнен с возможностью разделения объединенного потока входных видеосигналов и направления разделенных потоков входных видеосигналов на модули пересинхронизации, выполненные с возможностью пересинхронизации потока входных видеосигналов на внутреннюю частоту устройства и передачи пересинхронизованного потока входных видеосигналов в модули преобразования, выполненные с возможностью преобразования сигналов синхронизации, перемещения цветовых компонент на шине данных и передачи преобразованного потока входных видеосигналов в мультиплексор.In a preferred embodiment of the device, the parallel port contains external outputs distributed over the inputs of the demultiplexer, the outputs of which are connected to the inputs of the re-synchronization modules, the outputs of which are connected to the inputs of the conversion modules, the outputs of which are connected to the inputs of the multiplexer, while the demultiplexer is configured to separate the combined stream of input video signals and directions of the separated streams of input video signals to re-synchronization modules configured to nhronizatsii video input stream to the internal device and transmitting frequency peresinhronizovannogo stream of input video signals in the transform unit configured to convert the synchronization signals of color components moving on the data bus and transmitting the converted video stream input to the multiplexer.
В предпочтительном варианте осуществления устройства параллельный порт выполнен с возможностью приема входных видеосигналов с пиксельной частотой до 150 МГц по меньшей мере от одного источника видеосигнала, который имеет параллельный интерфейс.In a preferred embodiment of the device, the parallel port is configured to receive input video signals with a pixel frequency of up to 150 MHz from at least one video source that has a parallel interface.
В предпочтительном варианте осуществления устройства параллельный порт выполнен с возможностью преобразования по меньшей мере в семь конфигураций, причем в каждой конфигурации параллельный порт выполнен с возможностью приема от 1-го до 4-х потоков входных видеосигналов одновременно.In a preferred embodiment of the device, the parallel port is configured to convert at least seven configurations, and in each configuration, the parallel port is configured to receive from 1 to 4 streams of input video signals simultaneously.
В предпочтительном варианте осуществления устройства параллельный порт выполнен с возможностью приема от 1-го до 4-х потоков входных видеосигналов одновременно с помощью 4-х групп выводов LVTTL, выполненных с возможностью приема синхросигналов от источника входного видеосигнала, в каждую из которых входят: пиксельная частота, горизонтальная и вертикальная синхронизации и синхросигнал четного и нечетного полукадров; а также с помощью 40-битной шины данных, выполненной с возможностью распределения между группами выводов LVTTL, в зависимости от конфигурации параллельного порта.In a preferred embodiment of the device, the parallel port is configured to receive from 1 to 4 streams of input video signals simultaneously using 4 groups of LVTTL pins configured to receive clock signals from an input video signal source, each of which includes: pixel frequency horizontal and vertical synchronization and clock signal of even and odd half-frames; and also with the help of a 40-bit data bus configured to distribute LVTTL between output groups, depending on the configuration of the parallel port.
В предпочтительном варианте осуществления устройства каждый модуль пересинхронизации предназначен для своего потока входных видеосигналов и независим от другого модуля пересинхронизации.In a preferred embodiment of the device, each resynchronization module is designed for its own stream of input video signals and is independent of another resynchronization module.
В предпочтительном варианте осуществления устройства модуль пересинхронизации выполнен с возможностью приема по переднему, по заднему или по обоим фронтам пиксельной частоты входных видеосигналов, а после осуществления пересинхронизации, модуль пересинхронизации выполнен с возможностью формирования нового тактового сигнала, по переднему фронту которого передают данные внутри устройства.In a preferred embodiment of the device, the resynchronization module is configured to receive front-end, rear, or both edges of the pixel frequency of the input video signals, and after resynchronization, the resynchronization module is configured to generate a new clock signal, on the leading edge of which data is transmitted inside the device.
В предпочтительном варианте осуществления устройства в первой конфигурации параллельный порт разделен на два одинаковых порта, каждый из которых выполнен с возможностью приема видеосигналов в raw формате с одной цветовой компонентой за такт и содержит выводы для приема сигналов пиксельной частоты, горизонтальной и вертикальной синхронизаций, синхросигнала четного и нечетного полей кадра, а также содержит 16-ти битную шину данных.In a preferred embodiment of the device, in the first configuration, the parallel port is divided into two identical ports, each of which is capable of receiving video signals in raw format with one color component per cycle and contains outputs for receiving pixel frequency signals, horizontal and vertical synchronization, even and odd field fields, and also contains a 16-bit data bus.
В предпочтительном варианте осуществления устройства во второй конфигурации параллельный порт настроен на прием одного raw потока входных видеосигналов с тремя цветовыми компонентами за такт и содержит выводы для приема сигналов пиксельной частоты, горизонтальной и вертикальная синхронизаций, синхросигнала четного и нечетного полукадра, а также содержит 36-ти битную шину данных, по 12 бит для каждой из трех цветовых компонент.In a preferred embodiment of the device in the second configuration, the parallel port is configured to receive one raw stream of input video signals with three color components per cycle and contains outputs for receiving pixel frequency signals, horizontal and vertical synchronization, an even and odd half-frame clock signal, and also contains 36 bit data bus, 12 bits for each of the three color components.
В предпочтительном варианте осуществления устройства в третьей конфигурации параллельный порт настроен на прием одного raw потока входных видеосигналов с двумя цветовыми компонентами за такт и содержит выводы для приема сигналов пиксельной частоты, горизонтальной и вертикальной синхронизаций, синхросигнала четного и нечетного полукадра, а также содержит 32-х битную шину данных, по 16 бит для каждой из двух цветовых компонент.In a preferred embodiment of the device in the third configuration, the parallel port is configured to receive one raw stream of input video signals with two color components per cycle and contains outputs for receiving pixel frequency signals, horizontal and vertical synchronization, an even and odd half-frame clock signal, and also contains 32 bit data bus, 16 bits for each of the two color components.
В предпочтительном варианте осуществления устройства в четвертой конфигурации параллельный порт разделен на четыре одинаковых порта, каждый из которых выполнен с возможностью приема видеосигналов в формате BT.656 10 и 8 бит.In a preferred embodiment of the device in the fourth configuration, the parallel port is divided into four identical ports, each of which is configured to receive video signals in BT.656 10 and 8 bit format.
В предпочтительном варианте осуществления устройства в пятой конфигурации параллельный порт разделен на четыре одинаковых порта, каждый из которых содержит 10-ти битную шину данных и выводы для приема сигналов пиксельной частоты и горизонтальной и вертикальной синхронизаций.In a preferred embodiment of the device in the fifth configuration, the parallel port is divided into four identical ports, each of which contains a 10-bit data bus and outputs for receiving pixel frequency signals and horizontal and vertical synchronization.
В предпочтительном варианте осуществления устройства в шестой конфигурации параллельный порт разделен на два одинаковых порта, каждый из которых выполнен с возможностью приема видеосигналов в формате BT.1120 и содержит 20-ти битную шину данных.In a preferred embodiment of the device in the sixth configuration, the parallel port is divided into two identical ports, each of which is configured to receive video signals in BT.1120 format and contains a 20-bit data bus.
В предпочтительном варианте осуществления устройства в седьмой конфигурации параллельный порт настроен на прием видеосигналов в формате BT.1120 и содержит 30-ти битную шину данных.In a preferred embodiment of the device in the seventh configuration, the parallel port is configured to receive video signals in BT.1120 format and contains a 30-bit data bus.
В предпочтительном варианте осуществления устройства модуль преобразования содержит на входе мультиплексор, первый выход которого соединен с первым входом модуля перемещения цветовых компонент, а второй выход соединен со входом модуля выделения синхросигналов, выход которого соединен со вторым входом модуля перемещения цветовых компонент, выход которого соединен со входом модуля преобразования сигналов, при этом модуль выделения синхросигналов выполнен с возможностью выделения синхросигналов из потока видеосигналов форматов BT.656 и BT.1120, модуль перемещения цветовых компонент выполнен с возможностью изменения порядка следования компонент и изменения размещения цветовой компоненты в разрядах шины данных путем программирования модуля, модуль преобразования сигналов выполнен с возможностью преобразования сигналов строчной и кадровой синхронизаций, а также синхросигнала четного и нечетного полукадров, а мультиплексор выполнен с возможностью направления потока входных видеосигналов в модуль выделения синхросигналов и затем в модуль перемещения цветовых компонент, если поток входных видеосигналов представлен в формате BT.1120 или BT.656, а также с возможностью направления потока входных видеосигналов сразу в модуль перемещения цветовых компонент минуя модуль выделения синхросигналов, если поток входных видеосигналов представлен в других поддерживаемых видеоформатах.In a preferred embodiment of the device, the conversion module comprises an input multiplexer, the first output of which is connected to the first input of the color component moving module, and the second output is connected to the input of the clock extraction module, the output of which is connected to the second input of the color component moving module, the output of which is connected to the input a signal conversion module, while the clock extraction module is configured to extract the clock from the BT.656 video stream BT.1120, the color component moving module is configured to change the order of the components and change the placement of the color component in the bits of the data bus by programming the module, the signal conversion module is capable of converting horizontal and frame synchronization signals, as well as an even and odd half-frame signal, and the multiplexer is configured to direct the input video signal stream to the clock extraction module and then to the color composition moving module t, if the flow of input video signals presented in BT.656 or BT.1120 format and to guide the flow of the input video signals directly to the module bypassing the moving color component extracting unit clock if the stream input video signals presented in other video formats are supported.
В предпочтительном варианте осуществления устройства последовательный порт содержит четыре входных секции, выходы которых соединены со входами десериалайзеров, выходы которых соединены со входами модулей сборки битов, выходы которых соединены со входами блока преобразования входного видеосигнала в УПФ, причем входные секции выполнены с возможностью приема входных видеосигналов, преобразования уровней напряжения дифференциальных сигналов и передачи видеосигналов в десериалайзеры выполненные с возможностью приема данных видеосигналов по переднему, заднему или обоим фронтам пиксельной частоты в форматах Bayer или Mono с разрядностью 8, 10, 12, 14 или 16 и с возможностью автоматической подстройки для приема данных видеосигнала в середине "полки" принимаемого синхросигнала или ближе к переднему или заднему фронту путем выбора одного из выходов DLL, соединенных с десериалайзерами, при этом разрядность данных на выходе десериалайзеров составляет 32 бита, по 8 бит на каждую линию, а также с возможностью передачи данных видеосигналов на модули сборки битов, выполненные с возможностью сборки битов пикселя в 16 битный формат, в каждой линии причем, если разрядность принимаемого пикселя менее 16 бит, то принятые биты размещают в старших битах 16-ти разрядного слова, а младшие заполняют нулями, а также с возможностью передачи сформированных пикселей в заданной очереди в блок преобразования входного видеосигнала в УПФ, выполненный с возможностью упорядочивания пикселей поступающих с разных секций в один поток и создания синхросигналов, при этом формирования на выходе УПФ.In a preferred embodiment of the device, the serial port contains four input sections, the outputs of which are connected to the inputs of the deserializers, the outputs of which are connected to the inputs of the bit assembly modules, the outputs of which are connected to the inputs of the conversion unit of the input video signal into UPF, the input sections being configured to receive input video signals, converting voltage levels of differential signals and transmitting video signals to deserializers configured to receive video signal data It can be found on the leading, trailing, or both edges of the pixel frequency in Bayer or Mono formats with a resolution of 8, 10, 12, 14, or 16 and with the ability to automatically adjust to receive video data in the middle of the “shelf” of the received clock signal or closer to the leading or trailing edge by selection of one of the outputs of the DLL connected to the deserializers, while the bit depth of the output of the deserializers is 32 bits, 8 bits per line, and also with the possibility of transmitting video data to the bit assembly modules, made with assembly of pixel bits in 16 bit format, in each line, and if the received pixel width is less than 16 bits, then the received bits are placed in the high bits of a 16-bit word, and the lower bits are filled with zeros, and also with the possibility of transmitting the generated pixels in a given queue in a unit for converting the input video signal into a UPF, configured to arrange the pixels coming from different sections into a single stream and create clock signals, while generating UPF on the output.
В предпочтительном варианте осуществления устройства каждая входная секция имеет четыре дифференциальных вывода для подключения линий передач данных и дифференциальный вывод для пиксельной частоты.In a preferred embodiment of the device, each input section has four differential outputs for connecting data lines and a differential output for the pixel frequency.
В предпочтительном варианте осуществления устройства входная секция имеет на входах преобразователи уровней дифференциальных сигналов, выполненные с возможностью приема по LVDS, subLVDS, SLVS-400 и SLVS-200, при этом данные с выходов преобразователей уровней дифференциальных сигналов поступают на десериалайзеры.In a preferred embodiment of the device, the input section has differential signal level converters at the inputs that are capable of receiving on LVDS, subLVDS, SLVS-400 and SLVS-200, while the data from the outputs of the differential signal level converters is fed to deserializers.
В предпочтительном варианте осуществления устройства последовательный порт выполнен с возможностью приема входных видеосигналов, имеющих последовательные интерфейсы с частотой передачи данных до 800 Мбит в секунду на одну линию передачи, и поддерживает прием входных видеосигналов высокой и сверхвысокой четкости.In a preferred embodiment of the device, the serial port is configured to receive input video signals having serial interfaces with a data transfer rate of up to 800 Mbps per second on a single transmission line, and supports the reception of input video signals of high and ultra-high definition.
В предпочтительном варианте осуществления устройства порт MIPI CSI 2 выполнен с возможностью конфигурирования для приема данных по восьми, четырем, двум или одной линиям данных, при этом каждая линия данных обеспечивает прием на скорости до 1500 Мбит в секунду.In a preferred embodiment of the device, the MIPI CSI 2 port is configured to receive data on eight, four, two or one data lines, with each data line providing reception at speeds of up to 1500 Mbps.
В предпочтительном варианте осуществления устройства порт MIPI CSI 2 содержит по меньшей мере один модуль CSI RX DPHY, соединенный с приемником видеосигнала по протоколу MIPI CSI 2, который соединен по меньшей мере с одним декодером, который соединен по меньшей мере с одним модулем преобразования в УПФ, а приемник видеосигнала содержит по меньшей мере один порт данных, при этом модуль CSI RX DPHY выполнен с возможностью реализации физического уровня протокола MIPI CSI 2 и состоит из одного блока Clock Lane и по меньшей мере одного блока Data Lane, причем блок Data Lane содержит десериалайзер, выполненный с возможностью преобразования последовательных данных в многоразрядный код, а блок Clock Lane содержит делитель частоты, выполненный с возможностью формирования синхросигнала для многоразрядных данных; приемник видеосигнала выполнен с возможностью приема многоразрядных данных от блока Data Lane и компоновки их в один поток, с возможностью сортировки данных в зависимости от кадра и строки и преобразования их в формат, определенный в заголовке пакета данных, а также с возможностью передачи данных и управляющих сигналов с порта данных по меньшей мере в один декодер, выполненный с возможностью анализа формата данных и формирования сигналов управления для модуля преобразования в УПФ, а также с возможностью передачи данных на многоразрядные входы модуля преобразования в УПФ, выполненного с возможностью преобразования потока видеоданных в унифицированный пиксельный формат (УПФ).In a preferred embodiment of the device, the MIPI CSI 2 port contains at least one CSI RX DPHY module connected to a video signal receiver via the MIPI
В предпочтительном варианте осуществления устройства модуль CSI RX DPHY выполнен с возможностью реализации физического уровня протокола MIPI CSI 2 и состоит из одного блока Clock Lane и четырех блоков Data Lane, причем блок Data Lane содержит десериалайзер, выполненный с возможностью преобразования последовательных данных в 8-разрядный код, а блок Clock Lane содержит делитель частоты, выполненный с возможностью формирования синхросигнала для 8-разрядных данных, при этом для приема по восьми блокам Data Lane используют конфигурацию порта MIPI CSI 2 с двумя модулями CSI RX БРНУ; приемник видеосигнала выполнен с возможностью приема 8-разрядных данных от блока Data Lane и компоновки их в один поток, с возможностью сортировки данных в зависимости от кадра и строки и преобразования их в формат, определенный в заголовке пакета данных, а также с возможностью передачи данных и управляющих сигналов с порта данных в два декодера, выполненные с возможностью анализа формата данных и формирования сигналов управления для модуля преобразования в УПФ, с возможностью преобразования данных в 16-разрядный формат, при этом передачи 5, 6, 7, 8, 10, 12, 14-разрядных данных в старшие разряды 16-разрядных выходов и заполнения младших разрядов нулями, а также с возможностью передачи данных на 16-разрядные входы двух модулей преобразования в УПФ, выполненных с возможностью преобразования потока видеоданных в унифицированный пиксельный формат (УПФ).In a preferred embodiment of the device, the CSI RX DPHY module is configured to implement the physical layer of the MIPI
В предпочтительном варианте осуществления устройства приемник видеосигнала выполнен с возможностью приема 8-разрядных данных от блока Data Lane и компоновки их в один поток, а также с возможностью сортировки данных в зависимости от кадра и строки и преобразования их в формат, определенный в заголовке пакета данных, при этом цветовые компоненты пикселя могут выдаваться в различной последовательности, в зависимости от формата, по меньшей мере через один 24-разрядный порт данных при этом, если порт MIPI CSI 2 сконфигурирован как один порт, то данные и сигналы синхронизации выдают на нулевой порт данных.In a preferred embodiment of the device, the video signal receiver is configured to receive 8-bit data from the Data Lane block and compose it into a single stream, as well as to sort the data depending on the frame and line and convert them to the format defined in the header of the data packet, the color components of the pixel can be output in different sequences, depending on the format, through at least one 24-bit data port; in this case, if the MIPI
В предпочтительном варианте осуществления устройства порт MIPI CSI 3 содержит модуль CSI3 RX DPHY, соединенный с приемником видеосигнала по протоколу MIPI CSI 3, который соединен с декодером, который соединен с модулем преобразования в УПФ, а приемник видеосигнала содержит по меньшей мере один порт данных, при этом модуль CSI RX DPHY выполнен с возможностью реализации физического уровня протокола MIPI CSI 3 и состоит из выделенного канала управления, выполненного с возможностью передачи управляющей информации для источника видеосигнала, и по меньшей мере одного блока Data Lane, причем блок Data Lane содержит десериалайзер, выполненный с возможностью преобразования последовательных данных в многоразрядный код; приемник видеосигнала выполнен с возможностью приема многоразрядных данных от блока Data Lane и компоновки их в один поток, с возможностью сортировки данных в зависимости от кадра и строки и преобразования их в формат, определенный в заголовке пакета данных, а также с возможностью передачи данных и управляющих сигналов с порта данных в декодер, выполненный с возможностью анализа формата данных и формирования сигналов управления для модуля преобразования в УПФ, а также с возможностью передачи данных на многоразрядные входы модуля преобразования в УПФ, выполненного с возможностью преобразования потока видеоданных в унифицированный пиксельный формат (УПФ).In a preferred embodiment of the device, the MIPI CSI 3 port contains a CSI3 RX DPHY module connected to a video signal receiver using the MIPI
В предпочтительном варианте осуществления устройства модуль CSI RX DPHY выполнен с возможностью реализации физического уровня протокола MIPI CSI 3 и состоит из выделенного канала управления, выполненного с возможностью передачи управляющей информации для источника видеосигнала, и четырех блоков Data Lane, причем блок Data Lane содержит десериалайзер, выполненный с возможностью преобразования последовательных данных в 8-разрядный код, а для приема по восьми блокам Data Lane используют конфигурацию порта MIPI CSI 3 с двумя модулями CSI RX DPHY; приемник видеосигнала выполнен с возможностью приема 8-разрядных данных от блока Data Lane и компоновки их в один поток, с возможностью сортировки данных в зависимости от кадра и строки и преобразования их в формат, определенный в заголовке пакета данных, а также с возможностью передачи данных и управляющих сигналов с порта данных в декодер, выполненный с возможностью анализа формата данных и формирования сигналов управления для модуля преобразования в УПФ, с возможностью преобразования данных в 16-разрядный формат, при этом передачи 5, 6, 7, 8, 10, 12, 14-разрядных данных в старшие разряды 16-разрядных выходов и заполнения младших разрядов нулями, а также с возможностью передачи данных на 16-разрядные входы модуля преобразования в УПФ, выполненного с возможностью преобразования потока видеоданных в унифицированный пиксельный формат (УПФ).In a preferred embodiment of the device, the CSI RX DPHY module is configured to implement the physical layer of the MIPI CSI 3 protocol and consists of a dedicated control channel configured to transmit control information for the video source and four Data Lane blocks, the Data Lane block containing a deserializer made with the ability to convert serial data into an 8-bit code, and for receiving over eight Data Lane blocks, the configuration of the MIPI CSI 3 port with two CSI RX DPHY modules is used; the video receiver is configured to receive 8-bit data from the Data Lane block and compose them into a single stream, with the ability to sort the data depending on the frame and line and convert them to the format defined in the header of the data packet, as well as with the ability to transmit data and control signals from the data port to the decoder, configured to analyze the data format and generate control signals for the conversion module in the UPF, with the ability to convert data into a 16-bit format, while transmitting 5, 6, 7, 8, 10, 12, 14-bit data in the upper bits of the 16-bit outputs and filling the lower bits with zeros, as well as with the ability to transfer data to the 16-bit inputs of the conversion module in UPF, configured to convert the video stream into a unified pixel format (UPF).
В предпочтительном варианте осуществления устройства приемник видеосигнала выполнен с возможностью приема 8-разрядных данных от блока Data Lane и компоновки их в один поток, а также с возможностью сортировки данных в зависимости от кадра и строки и преобразования их в формат, определенный в заголовке пакета данных, при этом цветовые компоненты пикселя могут выдаваться в различной последовательности, в зависимости от формата, через по меньшей мере один 24-разрядный порт данных при этом, если порт MIPI CSI 3 сконфигурирован как один порт, то данные и сигналы синхронизации выдают на нулевой порт данных.In a preferred embodiment of the device, the video signal receiver is configured to receive 8-bit data from the Data Lane block and compose it into a single stream, as well as to sort the data depending on the frame and line and convert them to the format defined in the header of the data packet, the color components of the pixel can be output in different sequences, depending on the format, through at least one 24-bit data port; in this case, if the MIPI
В предпочтительном варианте осуществления устройства модуль обрезки и децимации кадров выполнен с возможностью приведения сигналов, пришедших от портов ввода видео, к УПФ в случае, если при некоторых условиях и конфигурациях портов ввода видео приведение сигналов к УПФ не было выполнено раннее с помощью портов ввода видео.In a preferred embodiment of the device, the frame trimming and decimation module is configured to bring signals received from the video input ports to the UPF if, under certain conditions and configurations of the video input ports, the signal conversion to the UPF was not performed earlier using the video input ports.
Для лучшего понимания заявленной полезной модели далее приводится ее подробное описание с соответствующими графическими материалами.For a better understanding of the claimed utility model, the following is a detailed description with the corresponding graphic materials.
Фиг. 1. Общая схема устройства приведения к единому формату различных цифровых видеосигналов, выполненная согласно полезной модели.FIG. 1. General diagram of a device for bringing to a single format of various digital video signals, made according to the utility model.
Фиг. 2. Схема параллельного порта, выполненная согласно полезной модели.FIG. 2. The parallel port scheme, made according to the utility model.
Фиг. 3. Схема параллельного порта в первой конфигурации, выполненная полезной модели.FIG. 3. The parallel port scheme in the first configuration, made by a utility model.
Фиг. 4. Схема параллельного порта во второй конфигурации, выполненная согласно полезной модели.FIG. 4. The parallel port circuit in the second configuration, made according to the utility model.
Фиг. 5. Схема параллельного порта в третьей конфигурации, выполненная согласно полезной модели.FIG. 5. The parallel port circuit in the third configuration, made according to the utility model.
Фиг. 6. Схема параллельного порта в четвертой конфигурации, выполненная согласно полезной модели.FIG. 6. The parallel port circuit in the fourth configuration, made according to the utility model.
Фиг. 7. Схема параллельного порта в пятой конфигурации, выполненная согласно полезной модели.FIG. 7. The parallel port circuit in the fifth configuration, made according to the utility model.
Фиг. 8. Схема параллельного порта в шестой конфигурации, выполненная согласно полезной модели.FIG. 8. The parallel port circuit in the sixth configuration, made according to the utility model.
Фиг. 9. Схема параллельного порта в седьмой конфигурации, выполненная согласно полезной модели.FIG. 9. The scheme of the parallel port in the seventh configuration, made according to the utility model.
Фиг. 10. Структурная схема модуля преобразования PInterface, выполненная согласно полезной модели.FIG. 10. The block diagram of the conversion module PInterface, made according to the utility model.
Фиг. 11. Схема принципа нумерации цветовых компонент потока входного видеоизображения при работе модуля перемещения цветовых компонент CCMoving, выполненная согласно полезной модели.FIG. 11. The scheme of the principle of numbering the color components of the input video stream during operation of the CCMoving color component moving module, made according to the utility model.
Фиг. 12. Соответствие параметров и цветовых компонент в потоке выходного видеоизображения модуля перемещения цветовых компонент CCMoving, выполненная согласно полезной модели.FIG. 12. Correspondence of parameters and color components in the output video stream of the CCMoving color component moving module, performed according to the utility model.
Фиг. 13. Структурная схема последовательного порта, выполненная согласно полезной модели.FIG. 13. The block diagram of the serial port, made according to the utility model.
Фиг. 14. Структурная схема порта MIPI CSI 2, выполненная согласно полезной модели.FIG. 14. The block diagram of the
Фиг. 15. Структурная схема порта MIPI CSI 3, выполненная согласно полезной модели.FIG. 15. The block diagram of the
Рассмотрим кратко функционирование заявленного устройства приведения к единому формату различных цифровых видеосигналов (Фиг. 1-15). Заявленное устройство приведения к единому формату различных цифровых видеосигналов (Фиг. 1) состоит из портов ввода видео: параллельного порта (1), последовательного порта (2), портов MIPI CSI 2 (3) и MIPI CSI 3 (4), а также модуля (6) обрезки и децимации кадров, которые преобразуют различные видеосигналы в формат удобный для обработки, называемый унифицированным пиксельным форматом (УПФ), а так же модуля (6) обрезки и децимации кадров и массива управляющих регистров (7).Consider briefly the operation of the claimed device to bring to a single format of various digital video signals (Fig. 1-15). The claimed device for converting to a single format of various digital video signals (Fig. 1) consists of video input ports: parallel port (1), serial port (2), MIPI CSI 2 (3) and MIPI CSI 3 (4) ports, as well as a module (6) trimming and decimating frames that convert various video signals into a format convenient for processing, called the unified pixel format (UPF), as well as a module (6) for trimming and decimating frames and an array of control registers (7).
Параллельный порт (1) рассчитан на источники видеосигнала, имеющие параллельный интерфейс, с пиксельной частотой до 150 МГц. Параллельный порт (1) включает в себя модули Resync (10а-г) пересинхронизации входного видеопотока на внутреннюю частоту устройства и модули PInterface (11а-г), которые выполняют преобразование сигналов синхронизации и перемещение цветовых компонент на шине данных. Параллельный порт (1) доступен в одной из семи возможных конфигураций (Фиг. 3-9), в зависимости от которых может принимать от 1-го до 4-х потоков одновременно. Это обеспечивают 4 группы выводов LVTTL для приема синхросигналов от источника входного видеосигнала, в каждую из которых входят: пиксельная частота, горизонтальная и вертикальная синхронизации и синхросигнал четного и нечетного полукадров; и 40-битная шина данных, которая распределяется между этими группами выводов, в зависимости от выбранной конфигурации.The parallel port (1) is designed for video sources having a parallel interface with a pixel frequency of up to 150 MHz. The parallel port (1) includes Resync modules (10a-d) for resynchronizing the input video stream to the internal frequency of the device and PInterface modules (11a-d), which convert the synchronization signals and move color components on the data bus. Parallel port (1) is available in one of seven possible configurations (Fig. 3-9), depending on which it can receive from 1 to 4 flows simultaneously. This is provided by 4 groups of LVTTL pins for receiving clock signals from the input video signal source, each of which includes: pixel frequency, horizontal and vertical synchronization, and the even and odd half-frame clock signal; and a 40-bit data bus, which is distributed between these output groups, depending on the selected configuration.
Последовательный порт (2) предназначен для источников видеосигнала, имеющих последовательные интерфейсы с частотой передачи данных до 800 Мбит в секунду на одну линию передачи, и поддерживает прием сигналов высокой и сверхвысокой четкости. Последовательный порт (2) состоит из преобразователей уровня входных дифференциальных сигналов, десериалайзеров (17а-г) и блоков (18а-г) преобразования видеосигнала в УПФ и имеет 4 входных секции (16а-г), каждая из которых включает в себя 4 дифференциальных вывода для подключения линий передач данных и дифференциальный вывод для пиксельной частоты.Serial port (2) is designed for video sources having serial interfaces with a data transfer rate of up to 800 Mbps per second on a single transmission line, and supports the reception of high and ultra-high definition signals. The serial port (2) consists of input differential signal level converters, deserializers (17a-d) and blocks (18a-d) for converting a video signal into a UPF and has 4 input sections (16a-d), each of which includes 4 differential outputs for connecting data lines and differential output for pixel frequency.
Порт (3) с интерфейсом MIPI CSI-2 может быть сконфигурирован как один порт с 8, 4, 2 или 1 линиями данных или 2 порта с 4, 2 или 1-ой линиями данных. Каждая линия данных обеспечивает прием на скорости до 1500 Мбит в секунду. Порт состоит из приемника (22) видеосигнала по протоколу MIPI CSI 2, декодера (23а-б), который анализирует формат данных и формирует сигналы управления для модуля (24а-б), преобразующего поток видеоданных в унифицированный пиксельный формат.Port (3) with the MIPI CSI-2 interface can be configured as a single port with 8, 4, 2, or 1 data lines, or 2 ports with 4, 2, or 1 data lines. Each data line provides reception at speeds up to 1500 Mbps. The port consists of a video signal receiver (22) using the
Порт (4) с интерфейсом MIPI CSI-3 может быть сконфигурирован как один порт с 4, 2, или 1-ой линиями данных для приемника и одной линией данных для передатчика. Передача данных может осуществляться на скорости до 2500 Мбит в секунду на каждую линию передачи данных. В остальном данный порт схож с портом MIPI CSI-2.Port (4) with the MIPI CSI-3 interface can be configured as one port with 4, 2, or 1st data lines for the receiver and one data line for the transmitter. Data transmission can be carried out at a speed of up to 2500 Mbps per each data transmission line. Otherwise, this port is similar to the MIPI CSI-2 port.
Потоки со всех портов поступают на мультиплексор (5), который может выбрать от 1 до 4 потоков и направляет их на модуль (6) обрезки и децимации кадров.Streams from all ports go to the multiplexer (5), which can select from 1 to 4 streams and directs them to the frame trimming and decimation module (6).
Рассмотрим более подробно вариант выполнения заявленного устройства приведения к единому формату различных цифровых видеосигналов, представленный на Фиг. 1-15. На фиг. 1 изображена структура заявленного устройства приведения к единому формату различных цифровых видеосигналов. Устройство содержит четыре различных порта (параллельный порт (1), последовательный порт (2), порт MIPI CSI 2 (3), порт MIPI CSI 3 (4)), которые обеспечивают прием потоков видео независимо друг от друга. С портов (1)-(4) от 1 до 11-ти видеопотоков (до 4-х с параллельного, до 4-х с последовательного, до 2-х с MIPI CSI 2 и 1 с MIPI CSI 3) поступают в мультиплексор (5). В нем отбирают от 1 до 4-х видеопотоков, которые направляют в модуль (6) обрезки и децимации кадров. Все управление и выбор конфигурации заявленного устройства осуществляют с помощью массива регистров (7), из которого на все модули поступают команды и настройки.Let us consider in more detail an embodiment of the claimed device for converting to a single format of various digital video signals, presented in FIG. 1-15. In FIG. 1 shows the structure of the claimed device to bring to a single format of various digital video signals. The device contains four different ports (parallel port (1), serial port (2), MIPI CSI 2 (3) port, MIPI CSI 3 (4) port), which provide the reception of video streams independently of each other. From ports (1) to (4), from 1 to 11 video streams (up to 4 from parallel, up to 4 from serial, up to 2 with
Параллельный порт (1) (фиг. 2) имеет 48 внешних выводов, которые распределяют по входам демультиплексора demux (8) в зависимости от выбранной конфигурации. Допускается семь различных конфигураций. В первой конфигурации (фиг. 3) параллельный порт (1) разделяют на 2 одинаковых порта (9а-б) для приема видеосигнала в raw формате с одной цветовой компонентой за такт, каждый из которых включает в себя выводы для подключения пиксельной частоты, горизонтальной и вертикальной синхронизаций, синхросигнала четного и нечетного полей кадра, а также 16-ти битную шину данных. Во второй конфигурации (фиг. 4) параллельный порт (1) настраивают на прием одного raw потока с тремя цветовыми компонентами, который состоит и следующих сигналов: пиксельная частота, горизонтальная и вертикальная синхронизации, синхросигнал четного и нечетного полукадра и 36-ти разрядная шина данных, по 12 бит для каждой из трех цветовых компонент. Третья конфигурация (фиг. 5) параллельного порта (1) отличается от второй только шиной данных, которая представляет собой 32-х разрядную шину для двух цветовых компонент, по 16 бит на каждую. В четвертой конфигурации (фиг. 6) параллельный порт (1) разделяют на четыре одинаковых порта (9а-г) для приема видеосигналов в формате BT.656 10 и 8 бит. Пятая конфигурация (фиг. 7) параллельного порта (1) предусматривает четыре порта (9а-г), каждый из которых имеет 10 битовую шину данных и выводы для пиксельной частоты и горизонтальной и вертикальной синхронизаций. В шестой конфигурации (фиг. 8) параллельный порт (1) разделяют на два одинаковых порта (9а-б) для приема видеопотоков в формате BT.1120 с 20 битной шиной в каждом. Последняя, седьмая, конфигурация (фиг. 9) параллельного порта (1) представляет собой порт с 30 битной шиной данных для приема ВТ.1120.The parallel port (1) (Fig. 2) has 48 external outputs, which are distributed over the inputs of the demux demultiplexer (8) depending on the selected configuration. Seven different configurations are allowed. In the first configuration (Fig. 3), the parallel port (1) is divided into 2 identical ports (9a-b) for receiving a video signal in raw format with one color component per cycle, each of which includes conclusions for connecting the pixel frequency, horizontal and vertical synchronization, the even and odd fields of the frame, as well as a 16-bit data bus. In the second configuration (Fig. 4), the parallel port (1) is configured to receive one raw stream with three color components, which consists of the following signals: pixel frequency, horizontal and vertical synchronization, an even and odd half frame clock signal and a 36-bit data bus , 12 bits for each of the three color components. The third configuration (Fig. 5) of the parallel port (1) differs from the second only in the data bus, which is a 32-bit bus for two color components, 16 bits each. In the fourth configuration (Fig. 6), the parallel port (1) is divided into four identical ports (9a-d) for receiving video signals in BT.656 10 and 8 bit format. The fifth configuration (Fig. 7) of the parallel port (1) provides four ports (9a-d), each of which has a 10 bit data bus and outputs for the pixel frequency and horizontal and vertical synchronization. In the sixth configuration (Fig. 8), the parallel port (1) is divided into two identical ports (9a-b) for receiving video streams in BT.1120 format with 20 bit bus in each. The last, seventh, configuration (Fig. 9) of the parallel port (1) is a port with a 30 bit data bus for receiving BT.1120.
Во всех конфигурациях параллельного порта (1) каждый содержащийся в нем порт состоит из модуля Resync (10а-г) пересинхронизации видеопотока на внутреннюю частоту устройства и модуля PInterface (11а-г) преобразования сигналов (фиг. 2). В параллельном порте (1) каждый из четырех модулей Resync (10а-г) предназначен для своего потока и независим друг от другого модуля Resync (10а-г). Модули Resync (10а-г) могут осуществлять прием по переднему, по заднему или по обоим фронтам входной пиксельной частоты, а затем, после пересинхронизации, создают новый тактовый сигнал, и внутри заявленного устройства данные передают только по переднему фронту этого нового тактового сигнала. Также параллельный порт (1) включает в себя 4 модуля PInterface (11а-г), каждый из которых состоит из модуля BT_to_Raw (13) выделения синхросигналов из потока данных форматов BT.656 и BT.1120, модуля CCMoving (14) перемещения цветовых компонент (CC - Color component) по шине данных и модуля HVF_mod (15) преобразования сигналов строчной (H), кадровой (V) синхронизации, синхросигнала четного и нечетного полукадров (F) (фиг. 10). На входе модуля PInterface (11а-г) стоит мультиплексор тих (12), который в случае, если поток в формате BT.1120 или BT.656, направляет его в модуль BT_to_Raw (13), где происходит выделение синхросигналов из видеоданных, и затем направляет его в модуль CCMoving (14), а в случае, если поток в других поддерживаемых видеоформатах, то мультиплексор тих (12) направляет поток сразу в модуль CCMoving (14), в обход модуля BT_to_Raw (13). Модуль CCMoving (14) предназначен для изменения порядка следования компонент и изменения размещения цветовой компоненты в разрядах шины данных. Это достигается программированием модуля CCMoving (14), который имеет несколько параметров. Входной поток видеосигналов параметризируется количеством тактов пиксельной частоты (in_PV) от одного до четырех, называемым циклом сборки для четных и нечетных строк, а так же нумерацией компонент, в зависимости от того, в каком такте и в каких разрядах она передается (фиг. 11). Выходной поток также имеет параметр количества тактов пиксельной частоты (out_PV) для четных и нечетных строк, но ограничен значениями 1, 2 или 3 и называется количеством выдаваемых пикселей. Вместе с этим в выходном потоке каждой цветовой компоненте поставлен в соответствие параметр, в который нужно вписать номер цветовой компоненты из входного потока, чтобы разместить ее в нужном такте и на нужных разрядах (фиг. 12). Далее в модуле HVF_mod (15), в случае необходимости, инвертируют сигналы H, V и F. Так же модуль HVF_mod (15) позволяет создать сигнал F используя входные сигналы H и V, если при через строчной развертке, по каким-то причинам, от источника такой сигнал отсутствует или в конфигурации не хватило внешних выводов для этого сигнала (например, 4 конфигурация). Далее предварительно преобразованный видеосигнал поступает на мультиплексор (5), а затем в модуль (6) обрезки и децимации кадров.In all configurations of the parallel port (1), each port contained in it consists of a Resync module (10a-g) for re-synchronizing the video stream to the internal frequency of the device and a PInterface module (11a-g) for signal conversion (Fig. 2). In the parallel port (1), each of the four Resync modules (10a-g) is designed for its flow and is independent of the other Resync modules (10a-g). Resync modules (10a-d) can receive along the rising, falling, or both edges of the input pixel frequency, and then, after resynchronization, they create a new clock signal, and inside the claimed device, data is transmitted only on the rising edge of this new clock signal. The parallel port (1) also includes 4 PInterface modules (11a-d), each of which consists of a BT_to_Raw module (13) for extracting clock signals from a data stream of BT.656 and BT.1120 formats, CCMoving module (14) for moving color components (CC - Color component) via the data bus and the HVF_mod module (15) converting the lowercase (H), frame (V) synchronization signals, the even and odd half-frame (F) clock signals (Fig. 10). At the input of the PInterface module (11a-d) there is a silent multiplexer (12), which, if the stream is in BT.1120 or BT.656 format, directs it to the BT_to_Raw module (13), where the clock signals are extracted from the video data, and then sends it to the CCMoving module (14), and if the stream is in other supported video formats, the multiplexer quiet (12) directs the stream directly to the CCMoving module (14), bypassing the BT_to_Raw module (13). The CCMoving module (14) is designed to change the order of components and to change the placement of the color component in the bits of the data bus. This is achieved by programming the CCMoving module (14), which has several parameters. The input video signal stream is parameterized by the number of clock cycles of the pixel frequency (in_PV) from one to four, called the assembly cycle for even and odd lines, as well as the numbering of the components, depending on which clock cycle and in which bits it is transmitted (Fig. 11) . The output stream also has a parameter of the number of clock cycles of the pixel frequency (out_PV) for even and odd lines, but is limited to 1, 2 or 3 and is called the number of output pixels. Along with this, in the output stream, each color component is associated with a parameter in which you need to enter the number of the color component from the input stream in order to place it in the desired measure and at the required bits (Fig. 12). Further, in the module HVF_mod (15), if necessary, the signals H, V and F are inverted. Also, the module HVF_mod (15) allows you to create the signal F using the input signals H and V, if, through horizontal scanning, for some reason, there is no such signal from the source or the configuration did not have enough external outputs for this signal (for example, 4 configuration). Next, the pre-converted video signal is sent to the multiplexer (5), and then to the frame trimming and decimation module (6).
Таким образом, параллельный порт включает в себя модули с помощью которых выделяют управляющие синхросигналы из потока данных, в случае приема видеосигнала в форматах BT.656 или BT.1120, модули, с помощью которых выполняют перестановку цветовых компонент по шине данных, и модули преобразования управляющих синхросигналов.Thus, the parallel port includes modules with which the control clock signals are extracted from the data stream, in the case of receiving a video signal in BT.656 or BT.1120 formats, modules with which color components are rearranged on the data bus, and control conversion modules clock signals.
Последовательный порт SPort (2) имеет четыре дифференциальных вывода для подключения пиксельных (LVDS_CLK) частот источников и шестнадцать дифференциальных выводов для данных (LVDS_DATA), которые разбиты на четыре одинаковые группы (секции - Sect (16а-г)) по четыре линии данных и одну пиксельную частоту (фиг. 13). По количеству принимаемых источников доступны следующие конфигурации:Serial port SPort (2) has four differential outputs for connecting pixel (LVDS_CLK) frequencies of sources and sixteen differential outputs for data (LVDS_DATA), which are divided into four identical groups (sections - Sect (16a-d)) with four data lines and one pixel frequency (Fig. 13). The following configurations are available by the number of received sources:
1 источник - 1 общий порт, тогда все линии данных относятся к одному порту, и возможен прием данных по одной пиксельной частоте для всех линий данных;1 source - 1 common port, then all data lines belong to one port, and it is possible to receive data at one pixel frequency for all data lines;
2 источника - 2 порта, тогда линии данных распределяются по 8 линий для каждого порта, и на каждый порт имеется в распоряжении по 2 линии пиксельных частот;2 sources - 2 ports, then data lines are distributed along 8 lines for each port, and 2 pixel frequency lines are available for each port;
4 источника - 4 порта, тогда каждый порт имеет по секции сигналов.4 sources - 4 ports, then each port has a signal section.
На входах каждой секции имеются преобразователи уровней дифференциальных сигналов, которые обеспечивают прием по LVDS, subLVDS, SLVS-400 и SLVS-200. Данные с выхода преобразователей уровней дифференциальных сигналов поступают на десериалайзеры Des (17а-г), которые принимают данные по переднему, заднему или обоим фронтам пиксельной частоты в форматах Bayer или Mono с разрядностью 8, 10, 12, 14 или 16. Путем выбора одного из выходов DLL (20) может осуществляться автоматическая подстройка для приема данных в середине "полки" принимаемого синхросигнала, или ближе к переднему или заднему фронту. Разрядность данных на выходе десериалайзера составляет 32 бита, по 8 бит на каждую линию. С блоков Des (17а-г) данные поступают на модули Lane Merger (18а-г), в которых происходит сборка битов пикселя в 16 битный формат, в каждой линии. Если разрядность принимаемого пикселя менее 16 бит, то принятые биты размещают в старших битах 16-ти разрядного слова, а младшие заполняют нулями. Далее сформированные пиксели, в заданной очередности, посылают на блок Section Merger (19), где происходит упорядочивание пикселей поступающих с разных секций в один поток и создание синхросигналов, получая на выходе УПФ.At the inputs of each section there are differential signal level converters that provide reception by LVDS, subLVDS, SLVS-400 and SLVS-200. Data from the output of the differential signal level converters is sent to Des deserializers (17a-d), which receive data on the leading, trailing, or both edges of the pixel frequency in Bayer or Mono formats with a resolution of 8, 10, 12, 14, or 16. By choosing one of DLL outputs (20) can be automatically tuned to receive data in the middle of the "shelf" of the received clock signal, or closer to the leading or trailing edge. The bit depth of the data at the output of the deserializer is 32 bits, 8 bits per line. From Des blocks (17a-d), the data is sent to Lane Merger modules (18a-d), in which the pixel bits are assembled into a 16-bit format, in each line. If the bit depth of the received pixel is less than 16 bits, then the received bits are placed in the high bits of a 16-bit word, and the lower bits are filled with zeros. Next, the formed pixels, in a given order, are sent to the Section Merger block (19), where the pixels coming from different sections are ordered into one stream and the clock signals are generated, receiving the UPF at the output.
В порте MIPI CSI 2 (3) модуль CSI RX БРНУ (21а-б), реализующий физический уровень протокола MIPI CSI 2, состоит из одного Clock Lane и четырех Data Lane (фиг. 14). Каждый Data Lane содержит десериалайзер, который преобразует последовательные данные в 8-разрядный код. Clock Lane содержит делитель частоты, который формирует синхросигнал для 8-разрядных данных. Для приема по 8 Data Lane используют два модуля CSI RX DPHY (21а-б).In the MIPI CSI 2 (3) port, the BRNU CSI RX module (21a-b), which implements the physical layer of the
Приемник видеосигнала, модуль CSI RX (22), принимает 8-разрядные данные от каждого Data Lane и компонует их в один поток, сортирует данные в зависимости от кадра и строки, осуществляет преобразование в формат, определенный в заголовке пакета. Цветовые компоненты пикселя могут выдаваться в различной последовательности, в зависимости от формата, через 24-разрядный порт данных Data Port. Если порт MIPI CSI 2 (3) сконфигурирован как один порт, то данные и сигналы синхронизации выдают на нулевой Data Port 0, если как два порта, то используют нулевой порт данных Data Port 0 и первый порт данных Data Port 1. Данные и управляющие сигналы с порта данных Data Port поступают в декодеры CSI Decoder (23а-б), который анализирует формат данных и формирует сигналы управления для модулей преобразования в УПФ Sinterface (24а-б), а также осуществляет преобразование данных в 16-разрядный формат. 5, 6, 7, 8, 10, 12, 14-разрядные данные поступают в старшие разряды 16-разрядных выходов, а младшие заполняются нулями. Данные с выхода CSI Decoder (23а-б) поступают на 16-разрядные входы модуля SInterface (24а-б) и преобразуют с помощью него в УПФ.The video receiver, the CSI RX module (22), receives 8-bit data from each Data Lane and composes it into a single stream, sorts the data depending on the frame and line, and converts to the format defined in the packet header. The color components of a pixel can be displayed in a different sequence, depending on the format, through the 24-bit Data Port. If the MIPI CSI 2 (3) port is configured as one port, then the data and synchronization signals are output to zero
Порт MIPI CSI 3 (4) в целом схож по принципу работы и по структуре с портом MIPI CSI 2 (3) (фиг. 15), но в отличие от модуля CSI RX DPHY (21а-б) порта MIPI CSI 2 (3), модуль CSI3 RX DPHY (25) не содержит Clock Lane, а данные синхронизируют синхросигналом, выделяемым из потока данных, поступающих на Data Lane 0-3. Имеется выделенный канал управления Ctrl Lane, по которому передают управляющую информацию для источника видеосигнала. Порт MIPI CSI 3 (4) поддерживает только один источник видеосигнала, поэтому в его состав входит по одному модулю CSI3 Decoder (27) и SInterface (24в). Приемник Unipro/Host Controller (26) отвечает протоколу MIPI CSI 3, а по выдаваемым форматам аналогичен CSI RX(22).The MIPI CSI 3 (4) port is generally similar in principle and structure to the MIPI CSI 2 (3) port (Fig. 15), but unlike the CSI RX DPHY module (21a-b) of the
Модуль CROP (6) обрезки и децимации кадров (фиг. 1) приводит пришедшие сигналы к формату УПФ, если при некоторых условиях и конфигурациях это не было достигнуто раннее. Так же он позволяет уменьшить размеры кадра по вертикали и по горизонтали и выполнить децимацию по кадрам.The CROP module (6) for trimming and decimating frames (Fig. 1) converts the received signals to the UPF format, if this was not achieved under certain conditions and configurations. It also allows you to reduce the size of the frame vertically and horizontally and perform decimation by frame.
Хотя описанный выше вариант выполнения полезной модели был изложен с целью иллюстрации заявленной полезной модели, специалистам ясно, что возможны разные модификации, добавления и замены, не выходящие из объема и смысла заявленной полезной модели, раскрытого в прилагаемой формуле полезной модели.Although the embodiment of the utility model described above was set forth to illustrate the claimed utility model, it is clear to those skilled in the art that various modifications, additions and replacements are possible without departing from the scope and meaning of the claimed utility model disclosed in the attached utility model formula.
Claims (28)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014116025/08U RU146914U1 (en) | 2014-04-22 | 2014-04-22 | DEVICE FOR DRIVING TO A UNIFIED FORMAT OF VARIOUS DIGITAL VIDEO SIGNALS |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014116025/08U RU146914U1 (en) | 2014-04-22 | 2014-04-22 | DEVICE FOR DRIVING TO A UNIFIED FORMAT OF VARIOUS DIGITAL VIDEO SIGNALS |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU146914U1 true RU146914U1 (en) | 2014-10-20 |
Family
ID=53384077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2014116025/08U RU146914U1 (en) | 2014-04-22 | 2014-04-22 | DEVICE FOR DRIVING TO A UNIFIED FORMAT OF VARIOUS DIGITAL VIDEO SIGNALS |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU146914U1 (en) |
-
2014
- 2014-04-22 RU RU2014116025/08U patent/RU146914U1/en not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8913196B2 (en) | Video processing device and video processing method including deserializer | |
| CN103903568B (en) | LED display control card | |
| US20040218269A1 (en) | General purpose stereoscopic 3D format conversion system and method | |
| CN103347163A (en) | Ultra high definition video image processing and transmitting system and method thereof | |
| US20090213265A1 (en) | Signal inputting apparatus and signal inputting method | |
| CN103428532B (en) | Multimedia signal transmission system, switching device and transmission method | |
| US20140211094A1 (en) | Image transmitting circuit, image receiving circuit, communication system, and method of transmitting image | |
| US9288418B2 (en) | Video signal transmitter apparatus and receiver apparatus using uncompressed transmission system of video signal | |
| CN104780329A (en) | Multi-picture separator capable of playing high-definition and standard-definition videos based on FPGA and multi-picture separation method based on FPGA | |
| CN103561227A (en) | High-resolution video playing system | |
| CN101778199A (en) | Realization method for synthesizing multi-path high-definition video image picture | |
| JP4989760B2 (en) | Transmitting apparatus, receiving apparatus, and transmission system | |
| CN105023549A (en) | Resolution-adaptive MIPI (mobile industry processor interface) graph signal generation device and method | |
| WO2011127673A1 (en) | Method for displaying real-time multiple pictures on full-color led dot matrix and device thereof | |
| CN101577806A (en) | Video terminal | |
| CN102708280A (en) | Method and device for image display | |
| CN201657134U (en) | High-definition video seamless switching device | |
| CN1993978A (en) | Method of composing video signal, apparatus to compose video signal, display system, display apparatus and control method of display apparatus | |
| CN106162228B (en) | Signal transmitting apparatus | |
| US8755410B2 (en) | Information processing apparatus, information processing method, and program | |
| CN112055159A (en) | Image quality processing device and display apparatus | |
| WO2004066203A2 (en) | A general purpose stereoscopic 3d format conversion system and method | |
| RU146914U1 (en) | DEVICE FOR DRIVING TO A UNIFIED FORMAT OF VARIOUS DIGITAL VIDEO SIGNALS | |
| RU2571522C2 (en) | Device and method for converting different digital video signals to single format | |
| CN201657185U (en) | Device for synthetizing multichannel high-definition video image picture |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM1K | Utility model has become invalid (non-payment of fees) |
Effective date: 20150423 |