RU140347U1

RU140347U1 - DEVICE WITH ANALOG-DIGITAL CONVERSION IN THE CELL OF THE PHOTO RECEPTION MATRIX OF THE IR RANGE

Info

Publication number: RU140347U1
Application number: RU2013152541/07U
Authority: RU
Inventors: Петр Александрович Кузнецов; Иван Сергеевич Мощев
Original assignee: Открытое акционерное общество "НПО "Орион"
Priority date: 2013-11-26
Filing date: 2013-11-26
Publication date: 2014-05-10

Abstract

Устройство с аналогово-цифровым преобразованием в ячейке фотоприемной матрицы ИК диапазона, выполненное на полупроводниковой подложке, содержащее входной транзистор, исток которого соединен с выходом фотодетектора, затвор соединен с шиной напряжения смещения, а сток соединен с истоком первого транзистора подзарядки, сток которого соединен с шиной напряжения подзарядки, а затвор соединен с шиной импульса подзарядки, отличающееся тем, что сток входного транзистора соединен с первой обкладкой интегрирующего конденсатора, вторая обкладка которого соединена с подложкой, а также сток входного транзистора соединен с истоком первого транзистора переноса, сток которого соединен с первой обкладкой первого конденсатора хранения, вторая обкладка которого соединена с подложкой, при этом затвор первого транзистора переноса соединен с первой шиной импульса выборки-хранения, первая обкладка первого конденсатора хранения соединена с истоком второго транзистора переноса, затвор которого соединен со второй шиной импульса выборки-хранения, а сток соединен с первой обкладкой второго конденсатора хранения, вторая обкладка которого соединена с подложкой, при этом первая обкладка второго конденсатора хранения соединена с первым входом компаратора напряжения и с истоком второго транзистора подзарядки, сток которого соединен с шиной напряжения подзарядки, второй вход компаратора соединен с шиной опорного напряжения, а выход компаратора соединен с входом сброса триггера, у которого вход установки соединен с шиной импульса старта интегрирования тока фотоприемника, при этом выход триггера соединен с затвором второго A device with analog-to-digital conversion in the cell of the IR photodetector matrix, made on a semiconductor substrate, containing an input transistor, the source of which is connected to the output of the photodetector, the gate is connected to the bias voltage bus, and the drain is connected to the source of the first charging transistor, the drain of which is connected to the bus charging voltage, and the gate is connected to the charging pulse bus, characterized in that the input transistor drain is connected to the first lining of the integrating capacitor, the second lining which is connected to the substrate, and the drain of the input transistor is connected to the source of the first transfer transistor, the drain of which is connected to the first plate of the first storage capacitor, the second plate of which is connected to the substrate, while the gate of the first transfer transistor is connected to the first sampling-storage pulse bus, the first lining of the first storage capacitor is connected to the source of the second transfer transistor, the gate of which is connected to the second sampling-storage pulse bus, and the drain is connected to the first lining of the second storage capacitor, the second lining of which is connected to the substrate, while the first lining of the second storage capacitor is connected to the first input of the voltage comparator and to the source of the second charging transistor, the drain of which is connected to the charging voltage bus, the second comparator input is connected to the reference voltage bus, and the output the comparator is connected to the trigger reset input, in which the installation input is connected to the pulse bus of the start of integration of the photodetector current, while the trigger output is connected to the gate of the second

Description

Устройство предназначено для использования в системах приема оптической информации с многоэлементных приемников и ее обработки средствами интегральной микроэлектроники.The device is intended for use in optical information receiving systems from multi-element receivers and its processing by means of integrated microelectronics.

Современное развитие микрофотоэлектроники требует поиска новых путей совершенствования схем обработки сигналов многоэлементных фотоприемников ИК диапазона. Применение аналогово-цифрового преобразования (АЦП) в непосредственной близи к фотоприемнику, т.е. в самой фотоприемной ячейке, позволяет существенно повысить отношение сигнал-шум на выходе схемы обработки, расширить линейный динамический диапазон и обеспечить лучшую помехозащищенность.The modern development of microphotoelectronics requires the search for new ways to improve the signal processing schemes of multi-element infrared photodetectors. The use of analog-to-digital conversion (ADC) in the immediate vicinity of the photodetector, i.e. in the photodetector cell itself, it can significantly increase the signal-to-noise ratio at the output of the processing circuit, expand the linear dynamic range and provide better noise immunity.

Известна схема с однобитным АЦП в ячейке [D. Yang, В. Fowler et al. А 640×512 CMOS image sensor with ultrawide dynamic range floating-point pixel-level ADC. IEEE Journal of Solid State Circuits, 34 (12), December 1999], содержащая цепь интегрирования фототока и компаратор напряжения. Ее недостатком является необходимость высокой частоты считывания однобитных подкадров, для получения полного n-битного цифрового кода.The known scheme with a single-bit ADC in the cell [D. Yang, B. Fowler et al. A 640 × 512 CMOS image sensor with ultrawide dynamic range floating-point pixel-level ADC. IEEE Journal of Solid State Circuits, 34 (12), December 1999], containing a photocurrent integration circuit and a voltage comparator. Its disadvantage is the need for a high reading frequency of single-bit subframes to obtain a complete n-bit digital code.

Известна схема с n-битным АЦП в ячейке [S. Kleinfelder et al. А 10,000 frames/s CMOS digital pixel sensor. IEEE Journal of Solid State Circuits, 36 (12), December 2001], содержащая цепь интегрирования фототока, компаратор напряжения, n-битную память с записью двоичного кода от глобального счетчика в момент срабатывания компаратора. Недостатком является малоразрядность цифрового кода (не более 10 бит), что совершенно неприемлемо для фотоприемников ИК диапазона, имеющих фоновую составляющую 95-98% от всего диапазона фотосигнала.Known circuit with n-bit ADC in the cell [S. Kleinfelder et al. A 10,000 frames / s CMOS digital pixel sensor. IEEE Journal of Solid State Circuits, 36 (12), December 2001], containing a photocurrent integration circuit, a voltage comparator, an n-bit memory with a binary code from the global counter at the time the comparator was triggered. The disadvantage is the low bit rate of the digital code (no more than 10 bits), which is completely unacceptable for infrared photodetectors having a background component of 95-98% of the entire range of the photo signal.

Известна схема формата 320×256 с n-битным АЦП в ячейке [S. Bisotto, A. Peizerat et al. A 25um pitch LWIR staring FPA with pixel-level ADC ROIC achieving 2 mK NETD. Proc. SPIE 7834, Electro-Optical and Infrared Systems: Technology and Applications VII, 78340J (October 27, 2010)], содержащая цепь интегрирования фототока, компаратор напряжения, n-битный бинарный счетчик и n-битную память выходных данных. Отличительной особенностью является высокая разрядность преобразования (15 бит) и широкий линейный динамический диапазон (не менее 90 дБ).A known format scheme is 320 × 256 with n-bit ADC in the cell [S. Bisotto, A. Peizerat et al. A 25um pitch LWIR staring FPA with pixel-level ADC ROIC achieving 2 mK NETD. Proc. SPIE 7834, Electro-Optical and Infrared Systems: Technology and Applications VII, 78340J (October 27, 2010)], comprising a photocurrent integration circuit, a voltage comparator, an n-bit binary counter and an n-bit output memory. A distinctive feature is the high bit depth of the conversion (15 bits) and a wide linear dynamic range (at least 90 dB).

Данная схема, как наиболее близкая к предлагаемому устройству, принята за прототип.This scheme, as the closest to the proposed device, adopted as a prototype.

Основным недостатком прототипа является большая потребляемая мощность интегральной схемы считывания, многократно превышающая потребляемую мощность аналоговых схем считывания такого же формата, что является главным ограничением в увеличении формата охлаждаемых фотоприемных матриц.The main disadvantage of the prototype is the large power consumption of the integrated reading circuit, many times higher than the power consumption of analog reading circuits of the same format, which is the main limitation in increasing the format of cooled photodetector arrays.

Техническим результатом предлагаемого устройстваа является снижение мощности, потребляемой ячейкой с аналогово-цифровым преобразованием, что позволяет увеличивать формат охлаждаемой фотоприемной матрицы.The technical result of the proposed device is to reduce the power consumed by the cell with analog-to-digital conversion, which allows you to increase the format of the cooled photodetector.

Технический результат достигается за счет того, что заявленное устройство содержит входной транзистор, исток которого соединен с выходом фотодетектора, затвор соединен с шиной напряжения смещения, а сток соединен с истоком первого транзистора подзарядки, сток которого соединен с шиной напряжения подзарядки, а затвор соединен с шиной импульса подзарядки, сток входного транзистора соединен с первой обкладкой интегрирующего конденсатора, вторая обкладка которого соединена с подложкой, а также сток входного транзистора соединен с истоком первого транзистора переноса, сток которого соединен с первой обкладкой первого конденсатора хранения, вторая обкладка которого соединена с подложкой, при этом затвор первого транзистора переноса соединен с первой шиной импульса выборки-хранения, первая обкладка первого конденсатора хранения соединена с истоком второго транзистора переноса, затвор которого соединен со второй шиной импульса выборки-хранения, а сток соединен с первой обкладкой второго конденсатора хранения, вторая обкладка которого соединена с подложкой, при этом первая обкладка второго конденсатора хранения соединена с первым входом компаратора напряжения и с истоком второго транзистора подзарядки, сток которого соединен с шиной напряжения подзарядки, второй вход компаратора соединен с шиной опорного напряжения, а выход компаратора соединен с входом сброса триггера, у которого вход установки соединен с шиной импульса старта интегрирования тока фотоприемника, при этом выход триггера соединен с затвором второго транзистора подзарядки второй емкости хранения, в устройство введена схема счета/считывания на основе n-разрядного сдвигового регистра, информационный вход которого соединен с общим выводом сдвоенного управляющего ключа, а тактовый вход соединен с шиной тактовых импульсов, при этом, в режиме счета, первый вывод управляющего ключа соединяет информационный вход сдвигового регистра с выходом логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, первый вход которой соединен выходом сдвигового регистра, а второй вход соединен с выходом j-го разряда, где j от 1 до (n-1), при этом, вход разрешения сдвигового регистра соединен с выходом триггера, в режиме считывания первый вывод управляющего ключа размыкается, а второй вывод управляющего ключа замыкается и соединяет информационный вход сдвигового регистра с последовательным входом данных фотоприемной ячейки.The technical result is achieved due to the fact that the claimed device contains an input transistor, the source of which is connected to the output of the photodetector, the gate is connected to the bias voltage bus, and the drain is connected to the source of the first charging transistor, the drain of which is connected to the charging voltage bus, and the gate is connected to the bus charge pulse, the input transistor drain is connected to the first plate of the integrating capacitor, the second plate of which is connected to the substrate, and the input transistor drain is connected to the source the first transfer transistor, the drain of which is connected to the first plate of the first storage capacitor, the second plate of which is connected to the substrate, while the gate of the first transfer transistor is connected to the first sampling-storage pulse bus, the first plate of the first storage capacitor is connected to the source of the second transfer transistor, whose gate connected to the second sampling-storage pulse bus, and the drain is connected to the first lining of the second storage capacitor, the second lining of which is connected to the substrate, while The first lining of the second storage capacitor is connected to the first input of the voltage comparator and to the source of the second charging transistor, the drain of which is connected to the charging voltage bus, the second input of the comparator is connected to the voltage reference bus, and the comparator output is connected to the trigger reset input, at which the installation input is connected to the pulse bus of the start of integration of the photodetector current, while the trigger output is connected to the gate of the second charging transistor of the second storage capacity, a counting / reading circuit is introduced into the device based on an n-bit shift register, the information input of which is connected to the common output of the dual control key, and the clock input is connected to the clock bus, while, in counting mode, the first output of the control key connects the information input of the shift register with the output of the logic circuit EXCLUSIVE OR NOT, the first input of which is connected to the output of the shift register, and the second input is connected to the output of the jth bit, where j is from 1 to (n-1), while the input of the resolution of the shift register is connected to the output of the trigger, in IME reading a first terminal of the control switch is opened, and the second terminal of the control switch closes and connects the data input of the shift register with a serial data input of photodetector cells.

Суть заявляемого устройства состоит во введении второго конденсатора для деления накопленного заряда и третьего конденсатора для суммирования заряда, соединенного со входом компаратора и вторым ключом подзарядки, управляемым с выхода асинхронного RS-триггера, подключенного ко входу кольцевого счетчика с двумя переключаемыми режимами работы, устройство иллюстрируется рисунками:The essence of the claimed device consists in the introduction of a second capacitor for dividing the accumulated charge and a third capacitor for summing the charge connected to the input of the comparator and the second charging key controlled from the output of the asynchronous RS-trigger connected to the input of the ring counter with two switchable modes of operation, the device is illustrated by figures :

на фиг. 1 приведена блок-схема устройства;in FIG. 1 shows a block diagram of a device;

на фиг. 2 приведены временные диаграммы работы устройства.in FIG. 2 shows the timing diagrams of the operation of the device.

Устройство работает следующим образом.The device operates as follows.

Через вход INA течет ток от ИК-фотоприемника в исток входного транзистора 1, затвор которого соединен с шиной смещения 16, а сток подключен к интегрирующему конденсатору 3. Этот конденсатор линейно разряжается фототоком и периодически подключается к шине подзарядки 14 через транзистор 2 с периодом накопления T_int. Этот процесс отображен диаграммой VINT(t) на фиг. 1 При подаче на первую шину переноса 17 первого импульса выборки-хранения с периодом T_int, часть накопленного заряда Q_int переносится через транзистор 4 в конденсатор деления заряда 5, величина которого в (k-1) раз меньше величины интегрирующего конденсатора, где k - целое число, много большее единицы. Далее, порции поделенного заряда Q_int/n, при подаче второго импульса выборки-хранения на вторую шину переноса 18 через транзистор переноса 6 поступают в суммирующий конденсатор 7, равный по величине интегрирующему конденсатору. Момент подзарядки суммирующего конденсатора устанавливается автоматически, за счет перехода компаратора в противоположное логическое состояние при равенстве напряжения суммирующего конденсатора и опорного напряжения VREF на шине 19. Выходной уровень напряжения компаратора подается на вход сброса R асинхронного триггера, предварительно установленного в исходное состояние сигналом начала накопления SET (шина 20). Сигнал TRIG на выходе Q триггера фиксирует изменение логического уровня на выходе компаратора и удерживает суммирующий 7 конденсатор в заряженном состоянии до следующего импульса SET. Временные диаграммы цифровых сигналов TRIG, SET и напряжения на суммирующем конденсаторе в виде ступенчатого сигнала VOUT(t) приведены на фиг. 1. Результатом описанного двухступенчатого накопления, т.е. интегрирования фототока и суммирования поделенного заряда, является увеличение эквивалентного времени накопления ячейки в k раз и, соответственно, увеличение отношения сигнал-шум и динамического диапазона в k^½ раз. Кроме того, на выходе триггера устанавливается цифровой сигнал TRIG, являющийся однобитным эквивалентом накопленного сигнала. По сравнению с прототипом, в котором переброс компаратора происходит 2ⁿ раз (n-разрядность аналогово-цифрового преобразования) за период кадра, в предлагаемом устройстве переброс компаратора происходит всего один раз за кадр. Следовательно, его быстродействие и потребляемая мощность могут быть многократно снижены.A current from the IR photodetector flows through the INA input to the source of the input transistor 1, the gate of which is connected to the bias bus 16 and the drain is connected to the integrating capacitor 3. This capacitor is linearly discharged by the photocurrent and periodically connected to the charging bus 14 through the transistor 2 with the accumulation period T _int This process is depicted by the VINT (t) diagram in FIG. 1 When a first sampling-storage pulse with a period T _{int is} applied to the first transfer bus 17, a part of the accumulated charge Q _{int is} transferred through the transistor 4 to the charge dividing capacitor 5, whose value is (k-1) times smaller than the value of the integrating capacitor, where k is an integer much larger than one. Further, portions of the divided charge Q _int / n, when a second sample-storage pulse is applied to the second transfer bus 18, are transferred through the transfer transistor 6 to a summing capacitor 7, which is equal in magnitude to the integrating capacitor. The charging moment of the summing capacitor is set automatically, due to the comparator switching to the opposite logical state when the summing voltage of the summing capacitor and the reference voltage VREF are equal to 19. The output voltage level of the comparator is fed to the reset input R of the asynchronous trigger, previously set to the initial state by the accumulation start signal SET ( tire 20). The TRIG signal at the output of the Q trigger detects a change in the logic level at the output of the comparator and holds the summing capacitor 7 in a charged state until the next SET pulse. Timing diagrams of digital signals TRIG, SET and voltage across the summing capacitor as a step signal VOUT (t) are shown in FIG. 1. The result of the described two-stage accumulation, i.e. integration of the photocurrent and summation of the divided charge is an increase in the equivalent cell accumulation time by a factor of k and, accordingly, an increase in the signal-to-noise ratio and dynamic range by k ^½ times. In addition, a TRIG digital signal is set at the trigger output, which is the one-bit equivalent of the accumulated signal. Compared with the prototype, in which the comparator is transferred 2 ⁿ times (n-bit analog-to-digital conversion) per frame period, in the proposed device, the comparator is transferred only once per frame. Therefore, its speed and power consumption can be repeatedly reduced.

Для проведения n-битного аналогово-цифрового преобразования накопленного сигнала необходимо выразить длительность его однобитного эквивалента - импульса TRIG в периодах тактового сигнала CLK (шина 21). Для этого используется устройство накопления тактовых импульсов 12, работающее в двух режимах: счета и считывания.To conduct an n-bit analog-to-digital conversion of the accumulated signal, it is necessary to express the duration of its one-bit equivalent - TRIG pulse in the CLK clock periods (bus 21). For this, a clock storage device 12 is used, which operates in two modes: counting and reading.

В режиме счета устройство 12 функционирует как стандартный кольцевой счетчик, построенный на базе n-битного сдвигового регистра с обратной связью через первый замкнутый ключ сдвоенного ключа 11 и логический элемент 13 ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ. Максимальное количество кодовых комбинаций такого кольцевого счетчика равно 2ⁿ-1, т.е. всего на единицу меньше, чем в двоичном счетчике. Длительность импульса TRIG, поданного на вход разрешения счета EN, определяет количество посчитанных тактовых импульсов CLK, являющееся по сути аналогово-цифровым преобразованием накопленного сигнала.In the counting mode, the device 12 functions as a standard ring counter based on an n-bit shift register with feedback through the first private key of the double key 11 and the logic element 13 EXCLUSIVE OR NOT. The maximum number of code combinations of such a ring counter is 2 ⁿ -1, i.e. just one less than in a binary counter. The duration of the TRIG pulse applied to the EN enable input of the account determines the number of counted clock pulses CLK, which is essentially an analog-to-digital conversion of the accumulated signal.

В режиме считывания устройство 12 функционирует как n-битный сдвиговый регистр, вход которого IN через открытый второй ключ сдвоенного ключа 11 подключен к входу последовательных данных ячейки IND, при этом выход сдвигового регистра OUTn подключен к выходу последовательных данных ячейки OUTD. При топологической интеграции заявляемого устройства в составе матричного устройства считывания (мультиплексора) выход OUTD предыдущей ячейки данного столбца соединяется с входом IND следующей ячейки этого столбца. В результате, для каждого столбца мультиплексора образуется единый сдвиговой регистр считывания последовательных цифровых данных, т.е. имеет место конвейерное считывание. В прототипе для вывода цифровых данных из каждой ячейки используется n-битная шина данных с мощными шинными буферами, что ведет к дополнительному увеличению потребляемой мощности.In the reading mode, the device 12 functions as an n-bit shift register, the input of which IN through the open second key of the double key 11 is connected to the input of the serial data of the cell IND, while the output of the shift register OUTn is connected to the output of the serial data of the cell OUTD. In the topological integration of the claimed device as part of a matrix reader (multiplexer), the OUTD output of the previous cell of this column is connected to the IND input of the next cell of this column. As a result, for each column of the multiplexer a single shift register for reading serial digital data is formed, i.e. pipelined reading takes place. In the prototype, an n-bit data bus with powerful bus buffers is used to output digital data from each cell, which leads to an additional increase in power consumption.

В заявляемом устройстве, по сравнению с прототипом, имеется существенное снижение потребляемой мощности, как в процессе аналогово-цифрового преобразования, так и в процессе считывания цифровых данных. Это достигается за счет того, что в отличие от прототипа:In the inventive device, in comparison with the prototype, there is a significant reduction in power consumption, both in the process of analog-to-digital conversion, and in the process of reading digital data. This is achieved due to the fact that, unlike the prototype:

1. Компаратор напряжения в ячейке с аналогово-цифровым преобразованием срабатывает всего один раз за период кадра и, следовательно, снижаются требования к его быстродействию и потребляемой мощности.1. The voltage comparator in the cell with analog-to-digital conversion is triggered only once per frame period and, therefore, the requirements for its speed and power consumption are reduced.

2. Вывод цифровых данных из ячейки с аналогово-цифровым преобразованием осуществляется конвейерным способом, без применения мощных шинных буферов.2. The output of digital data from a cell with analog-to-digital conversion is carried out by the conveyor method, without the use of powerful bus buffers.

Claims

A device with analog-to-digital conversion in a cell of the IR photodetector matrix, made on a semiconductor substrate, containing an input transistor, the source of which is connected to the output of the photodetector, the gate is connected to the bias voltage bus, and the drain is connected to the source of the first charging transistor, the drain of which is connected to the bus charging voltage, and the gate is connected to the charging pulse bus, characterized in that the input transistor drain is connected to the first lining of the integrating capacitor, the second lining which is connected to the substrate, and the drain of the input transistor is connected to the source of the first transfer transistor, the drain of which is connected to the first plate of the first storage capacitor, the second plate of which is connected to the substrate, while the gate of the first transfer transistor is connected to the first sampling-storage pulse bus, the first lining of the first storage capacitor is connected to the source of the second transfer transistor, the gate of which is connected to the second sampling-storage pulse bus, and the drain is connected to the first lining of the second storage capacitor, the second lining of which is connected to the substrate, while the first lining of the second storage capacitor is connected to the first input of the voltage comparator and to the source of the second charging transistor, the drain of which is connected to the charging voltage bus, the second comparator input is connected to the reference voltage bus, and the output the comparator is connected to the trigger reset input, in which the installation input is connected to the pulse bus of the start of integration of the photodetector current, while the trigger output is connected to the gate of the second recharging transistor of the second storage capacity, the device has a counting / reading circuit based on an n-bit shift register, the information input of which is connected to the common output of the dual control key, and the clock input is connected to the clock bus, while in counting mode, the first output control key connects the information input of the shift register with the output of the logic circuit EXCLUSIVE OR NOT, the first input of which is connected by the output of the shift register, and the second input is connected to the output of the j-th category, where j is from 1 to (n-1), in this case, the shift register enable input is connected to the trigger output, in the read mode, the first control key output is opened, and the second control key output is closed and connects the shift register information input to the serial data input of the photodetector cell.