Pierwszenstwo: Zgloszenie ogloszono: 01.11.1974 Opis patentowy opublikowano: 25.11.1975 80320 KI. 21a», 36/22 MKP H03k 21/06 CZYTELNIA Twórcy wynalazku: Teresa Kramarowska, Wanda Banaszewska, Boguslaw Zyboroski Uprawniony z patentu tymczasowego: Osrodek Badawczo-Rozwojowy Pomiarów i Automatyki Elektronicznej, Wroclaw (Polska) Uklad znaku uniwersalnego licznika rewersyjnego Przedmiotem wynalazku jest uklad znaku uniwersalnego licznika rewersyjnego przeznaczony do stosowania w konstrukcji liczników rewersyjnych wykorzystywanych w procesach pomiarów i kontroli, gdzie istotna jest bezposrednia informacja o realnej wartosci pomiaru z uwzglednieniem znaku.Znany stan techniki. Znany jest uklad - (patent polski nr 61469, patent RFN Nr 1295650) umozliwiajacy uzyskanie bezposredniej informacji o liczbie impulsów zliczonych przez licznik rewersyjny po stanie zerowym jako rzeczywista ilosc impulsów z wlasciwym znakiem. Uklad ten utworzony z przerzutnika elementów AND oraz elementu opózniajacego przy czym uklad elementów AND jest polaczony z wyjsciem najbardziej znacza¬ cego miejsca licznika rewersyjnego bezposrednio i posrednio poprzez element opózniajacy z wyjsciem ukladu wykrywajacego stan Terowy w liczniku. istota wyiididtKu. Uklad wedlug wynalazku, zawierajacy przerzutnik bistabilny. elementy NAND oraz elementy negacji. ma< kazde z dwóch wejsc bistabilnego przerzutnika polaczone z wyjsciem wspólpracujacego z danym wejsciem jednego wejsciowego elementu NAND przy czym jedno-wejscie obydwu wymienionych wejs¬ ciowych elementów NAND jest polaczone ze wspólnym wyjsciem ukladu sygnalizujacego przekroczenie zakresu licznika zas drugie wejscie kazdego z dwóch wejsciowych elementów NAND jest polaczone przez jeden z dwóch zespolów elementów NAND z ukladem sygnalizacji stanu zerowego licznika, ukladem zadawania stanu poczat¬ kowego oraz ukladem zadawania programu, natomiast dwa wyjscia bistabilnego przerzutnika sa polaczone po¬ przez dwa wyjsciowe elementy AND z wejsciem negacji, logicznej sumy której wyjscie jest polaczone z wejs¬ ciem sterujacym kierunkiem zliczania rewersyjnego licznika, ponadto wspomniane wyjscia przerzutnika sa pola¬ czone bezposrednio z ukladem sterowania polem odczytowym, a dodatkowo uklad zadawnia programu jest polaczony bezposrednio z drugim wejsciem jednego wyjsciowego elementu AND i poprzez uklad negacji z dru¬ gim wejsciem drugiego wyjsciowego elementu AND.Uklad wedlug wynalazku w przeciwienstwie do znanych ukladów zawierajacych element opózniajacy pracuje poprawnie w szerokim zakresie czestotliwosci zliczanych impulsów.Wynalazek zostanie blizej objasniony w przykladzie wykonania przedstawionym na zalaczonym rysunku który pokazuje schemat polaczen ukladu.2 80320 Przyklad realizacji wynalazku. Uklad wedlug wynalazku ma bistabilny przerzutnik 1, którego kazde z wejsc R i 8 jest polaczone z wyjsciem jednego wspólpracujacego z danym wejsciem, wejsciowego elementu 2,3 NAND. Jedno z wejsc obydwu wejsciowych elementów 2* 3 NAND jest polaczone z ukladem 4 sygnalizujacym przekroczenie zakresu. Drugie wejscie wejsciowego elementu 2 NAND jest polaczone z wyjsciem pierwszego zespolu 5 elementów NAND, zas drugie wejscie drugiego wejsciowego elementu 3 NAND jest polaczone z wyjs¬ ciem drugiego zespolu 6 elementów NAND. Kazdy z obydwu zespolów 5, 6 elementów NAND jest utworzony z jednego dwuwejsciowego elementu 7, 8 NAND którego wejscia sa polaczone z wyjsciami drugiego dwuwejscio- wego elementu 9, 10 NAND oraz trzeciego trzywejsciowego elementu 11, 12 NAND. Jedno wejscie drugiego elementu 9 NAND pierwszego zespolu 5 elementów {JAN D jest polaczone z jednym wejsciem, drugiego elemen¬ tu 10 NAND drugiego zespolu 6 elementów NAND oraz z wejsciem ukladu 13 sygnalizacji stanu zerowego licznika. Drugie wejscie drugiego elementu 10 NAND drugiego zespolu 6 elementów NAND jest polaczone bezposrednio z wyjsciem ukladu 14 zadawania programu, oraz przez uklad 15 negacji z drugim wejsciem dru¬ giego elementu 9 NAND pierwszego zespolu 5 elementów NAND. Pierwsze wejscia trzecich elementów 11,12 NAND obydwu zespolów 5, 6 elementów NAND sa ze soba zwarte i polaczone przez drugi element 16 negacji z wyjsciem ukladu 13 sygnalizacji stanu zerowego licznika, zas drugie wejscia omawianych elementów sa ze soba zwarte i polaczone z wyjsciem W sygnalizujacym, ze wartosc poczatkowa jest rózna od zera, ukladu 17 zadawa¬ nia stanu poczatkowego. Trzecie wejscie trzeciego elementu 11 NAND pierwszego zespolu 5 elementów NAND jest polaczone bezposrednio z wyjsciem Z sygnalizujacym znak wartosci poczatkowej ukladu 17 zadawania stanu poczatkowego i równoczesnie poprzez trzeci element 18 negacji z trzecim wejsciem trzeciego elementu 12 NAND drugiego zespolu 6 elementów NAND.Dwa wyjscia Q i TT bistabilnego przerzutnika 1 sa polaczone przez dwa wyjsciowe elementy 19 i 20 AND z wejsciami ukladu 21 negacji logicznej sumy której wyjscie jest polaczone z wejsciem sterujacym kierunkiem zliczania rewersyjnego licznika 22. Ponadto wyjscia Q i Q przerzutnika 1 sa polaczone bezposrednio z ukladem 23 sterowania polem odczytowym a uklad 14 zadawania programu jest polaczony bezposrednio z drugim wejs; ciem jednego wyjsciowego elementu 20 AND i poprzez uklad 15 negacji z drugim wejsciem drugiego wyjsciowego elementu 21 AND.Dzialanie ukladu wedlug wynalazku przebiega nastepujaco. Jezeli przykladowo licznik rewersyjny 22 ma powiekszyc swój stan od momentu ujemnej wartosci poczatkowej to wówczas sygnal wyjsciowy ukladu 14 zadawania programu jest równy zeru logicznemu, sygnal na wyjsciu Z sygnalizujacym znak wartosci poczatkowej I ukladu 17 zadawania stanu poczatkowego jest równy zeru logicznemu, a na wyjsciu W omawianego ukladu pojawia sie impuls dodatni. Sygnal na wyjsciu ukladu 13 sygnalizacji stanu zerowego licznika jest równy zeru logicznemu. Omówione sygnaly wymuszaja na wyjsciu trzywejsciowego elementu 12 NAND drugiego zespolu 6 elementów NAND impuls o polaryzacji ujemnej i nastepnie na wyjsciu wejsciowego elementu 3 NAND impuls o polaryzacji ujemnej, co sprowadza wyjscieQ przerzutnika 1 do stanu logicznego zera. Powoduje to projekcje znaku „minus" na polu odczytowym licznika 22 oraz ustalenie sygnalu równego zeru logicznemu na wyjsciu ukladu 21 negacji sumy logicznej. W ten sposób licznik 22 zmienia swoja wartosc realna osiagajac zero.Z chwila osiagniecia stanu zerowego przez licznik 22 sygnal wyjsciowy ukladu 13 sygnalizacji stanu zero¬ wego równy jest jedynce logicznej co powoduje, ze na wyjsciu elementu 9 NAND pierwszego zespolu 5 elemen¬ tów NAND ustala sie stan zera logicznego. Stan ten w polaczeniu ze stanem zera logicznego na wyjsciu W ukladu 17 zadawania stanu poczatkowego wymusza stan jedynki logicznej na wyjsciu elementu 7 NAND pierwszego zespolu 5, a w konsekwencji stan zera logicznego na wejsciu "5 przerzutnika 1. To z kolei powoduje, ze stan wyjscia d przerzutnika 1 równy jest logicznej jedynce. Stan ten powoduje projekcje znaku „plus", na polu odczytowym licznika 22 i dalsze zwiekszanie dodatniej zawartosci w liczniku 22. Uklad pracuje analogicznie przy programie odejmowania. PL PL