PL53439B1 - - Google Patents
Download PDFInfo
- Publication number
- PL53439B1 PL53439B1 PL109918A PL10991865A PL53439B1 PL 53439 B1 PL53439 B1 PL 53439B1 PL 109918 A PL109918 A PL 109918A PL 10991865 A PL10991865 A PL 10991865A PL 53439 B1 PL53439 B1 PL 53439B1
- Authority
- PL
- Poland
- Prior art keywords
- input
- circuit
- output
- coincidence
- lamp
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 claims 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
Description
Dzialanie ukladu (fig. 1) jest nastepujace: w sta¬ nie wyjsciowym, gdy nie wystepuja na wejsciu 1 impulsy wybierajace (fig. 3b) uklad koincydencji C jest zablokowany i impulsy szpilkowe podawane z wejscia 2 ukladu na wejscie 7 ukladu koincyden¬ cji C nie powoduja powstawania impulsu na wyjsciu 8.Impulsy wybierajace (fig. 3b) opóznione wzgledem impulsów podstawowych (fig. 3a) (o niewielkiej sta¬ bilnosci opóznienia — generowane za pomoca np. fantastronu) sa podawane na wejscie 1 i powoduja zmiane stanu przerzutnika A, wskutek czego na Jego wejsciu 4 powstaje impuls (fig. 3d, który po¬ przez uklad opózniajacy B odblokowuje uklad koin¬ cydencji C. Uklad opózniajacy B opóznia moment odblokowania ukladu koincydencji G o czas trwania stanów nieustalonych w przerzutniku A. Pierwszy impuls szpilkowy z ciagu impulsów (fig. 3c) poda¬ wanych na wejscie 7 z wejscia 2, który wystapi po momencie odblokowania ukladu koincydencji C, spowoduje powstanie impulsu na wyjsciu 8. Impuls z wyjscia 8 (fig. 3f) podany na wejscie 9 przerzut¬ nika A powoduje powrotne przejscie tego przerzut¬ nika w stan wyjsciowy w zwiazku z czym skonczy sie impuls (fig. 3d) na jego wyjsciu 4 i uklad koin¬ cydencji C zostanie ponownie zablokowany az do pojawienia sie nastepnego impulsu wybierajacego.W ukladzie przedstawionym przykladowo na fig. 2 dwu&tatoilny prz^rzaatnik A jest zbudowany na trio- dach 10 i 11 i diodach 12 i 13. Uklad opózniajacy B j$st wykonany w postaci oporowego dzielnika na¬ piecia 14 obciazonego pojemnoscia 15. Uklad koin¬ cydencji C jest zbudowany na lampie wielowatko¬ wej 16. W stanie wyjsciowym lampa 1© jest zablo¬ kowana a lampa 11 przewodzi w zwiazku z czym na 5 anodzie lampy 11 wystepuje obnizone napiecie.Dzielnik 14 jest tak dobrany, ze w stanie wyjscio¬ wym lampa 16 ukladu koincydencji C jest zabloko¬ wana w trzeciej siatce i impulsy podawane na wej¬ scie 7 ukladu koincydencji C nie moga odblokowac 10 lampy 16. Przy podaniu impulsu wybierajacego (fig. 3b) na wejscie 1 lampa 11 zostaje zablokowana a lampa 10 odblokowuje sie. Na anodzie lampy 11 napiecie wzrasta skokowo (fig. 3d) i wskutek tego zaczyna sie ladowac pojemnosc 15 (fif; Se) ijopro- 15 wadzajac stopniowo, z pewnym opóznieniem do od¬ blokowania lampy 16 w trzeciej siatce. Na fig. 3e pozioma linia przerywana przedstawia poziom na¬ piecia na trzeciej siatce, po przekroczeniu którego lampa 16 zostaje odblokowana. Pierwszy impuls 20 szpilkowy (fig. 3c), który wystapi na wejsciu 7 po momencie odblokowania lampy 16 spowoduje po¬ wstanie impulsu ujemnego (fig. 3f) na wyjsciu 8.Impuls ten, podany na wejscie 9 przerzutnika A spowoduje zablokowanie lampy 10 i odblokowanie 25 lampy 11. Na anodzie lampy 11 napiecie maleje skokowo i pojemnosc 15 rozladowuje sie, doprowa¬ dzajac do ponownego zablokowania lampy 16, w zwiazku z czym nastepny impuls szpilkowy na wejsciu 7 nie moze spowodowac powstania impulsu 80 na wyjsciu. A wiec po kazdym podaniu na wejscie 1 impulsu wybierajacego na wyjsciu 8 pojawi sie zawsze impuls o stabilnym opóznieniu, przy tym tylko jeden. 35 PL
Claims (3)
- Zastrzezenia patentowe 1. Uklad wybierania impulsów szpilkowych zbudo¬ wany na elementach lampowych lub polprzewod- 40 nikowych, znamienny tym, ze sklada sie z dwu¬ stabilnego przerzutnika (A), opózniajacego ukla¬ du (B) i ukladu koincydencji (C), przy czym wyjscie (4) przerzutnika (A) jest polaczone z wej¬ sciem (5) opózniajacego ukladu (B), wyjscie (6) 15 opózniajacego ukladu (B) z wejsciem (3) ukladu .' koincydencji (C), a wyjscie (8) tego ukladu z wej¬ sciem (9) dwustabilnego przerzutnika (A), przy czym wejscie (1) sluzy do podawania impulsów wybierajacych, a wejscie (2) sluzy do podawania 50 impulsów szpilkowych.
- 2. Uklad wedlug zastrz. 1 znamienny tym, ze jako opózniajacy uklad (B) jest zastosowany dzielnik napiecia (14) obciazony pojemnoscia (15).
- 3. Uklad wedlug zastrz. 1 znamienny tym, ze za- 55 miast dwustabilnego przerzutnika (A) stosuje sie jednostabilny przerzutnik z dodatkowym wej¬ sciem przyspieszajacym powrót ukladu do stanu wyjsciowego, spelniajacym rolf wejscia /$/ Jwustabiloego pr«e- rzutnika /A/l Dokonano jednej poprawki U\^^Jfr ^iicL*^KI. 21 a1, 36/18 53439 MKP H 03 k / 2 1? , A 4 S B 6 3 C r Fig 1 12 i i ^0\. fO U 13 ~? T •+Ea L Fig 2 w k k k I [i ^X Fig 3 PL
Publications (1)
| Publication Number | Publication Date |
|---|---|
| PL53439B1 true PL53439B1 (pl) | 1967-04-25 |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3646371A (en) | Integrated timer with nonvolatile memory | |
| US10715119B2 (en) | Low power flip-flop circuit | |
| KR950022077A (ko) | 클럭 발생기와 이러한 클럭 발생기에 사용하기 위한 위상 비교기 | |
| KR880012017A (ko) | 위상 비교기 회로 | |
| US8476949B2 (en) | Edge-triggered flip-flop design | |
| US4994695A (en) | Synchronous delay line with quadrature clock phases | |
| US3657571A (en) | Solid state timer | |
| US3768026A (en) | Retriggerable one-shot multivibrator | |
| US3471789A (en) | Single pulse switch logic circuit | |
| US3588546A (en) | Bistable trigger circuit having different voltage threshold | |
| PL53439B1 (pl) | ||
| US3196358A (en) | Variable pattern pulse generator | |
| GB1083167A (en) | Digital counting circuits | |
| US5298799A (en) | Single-shot circuit with fast reset | |
| US3800168A (en) | Synchronized time delay circuit | |
| GB2093286A (en) | Sequential Detonation of Explosions | |
| KR102478168B1 (ko) | 저전력 플립플롭 회로 | |
| US4633098A (en) | Flip-flop circuit with built-in enable function | |
| US3210686A (en) | Unijunction oscillator with plural outputs depending on input control | |
| US10812086B2 (en) | N-bit counter and frequency divider | |
| US3028551A (en) | Digital phase storage circuit | |
| US3042813A (en) | Pulse discriminating and control circuit for multivibrator circuits | |
| US6429722B1 (en) | Clock noise reduction method | |
| US6462604B1 (en) | Clock noise reduction apparatus | |
| US3458734A (en) | Shift registers employing threshold gates |