PL53232B1 - - Google Patents

Download PDF

Info

Publication number
PL53232B1
PL53232B1 PL111424A PL11142465A PL53232B1 PL 53232 B1 PL53232 B1 PL 53232B1 PL 111424 A PL111424 A PL 111424A PL 11142465 A PL11142465 A PL 11142465A PL 53232 B1 PL53232 B1 PL 53232B1
Authority
PL
Poland
Prior art keywords
signal
amplifier
input
register
memory
Prior art date
Application number
PL111424A
Other languages
English (en)
Inventor
inz. Wieslaw Michalowski mgr
Original Assignee
Instytut Elektrotechniki
Filing date
Publication date
Application filed by Instytut Elektrotechniki filed Critical Instytut Elektrotechniki
Publication of PL53232B1 publication Critical patent/PL53232B1/pl

Links

Description

Na Fig. 2 oznaczono przez Nsl, N^, i Nsj dwie przykladowe i maksymalna wartosc N,, przez Nwi, Nw2 i Nwi odpowiadajace im wartosci sygnalu po- 10 ^sredniego. Wypadkowa charakterystyka zostala ¦ifcedstawiona na wykresie W', Fig. 2 linia prze¬ siewana, jako zaleznosc proporcjonalna Uwy = K • • N8.Sposób wedlug wynalazku moze byc stosowany nie tylko do wzmacniaczy tyrystorowych, lecz rów¬ niez do linearyzacji wszelkich nieliniowych urza¬ dzen sterowania przerywanego, wykazujacych nie¬ liniowosci w stania statycznym np. uklady na¬ pedowe prostownikowe.Zasada budowy urzadzenia wedlug Fig. 3 stano¬ wi jedna z odmian Tealizacji sposobu wedlug wy¬ nalazku, w której zadany zwiazek funkcjonalny tworzy sie w postaci iloczynu funkcji sygnalu t le (Ns)] = Na fig. 3 przedstawiono uklad sterujacy T zlozo¬ ny z synchronizatora S, rejestrów Lt i Lj oraz pro¬ gramowego ukladu bramkujacego B, wzmacniacz t^rj*tor«wy W obciazony na wyjsciu impedamcja Zobc i zasilany z sieci pradu zmiennego U, przy czym liczbami od 1 do 12 oznaczono schematycznie poszczególne polaczenia elektryczne bloków ukla¬ du, zaznaczajac strzalkami kierunki przeplywu sy¬ gnalu.Polaczenie 1 stanowi wejscie sygnalu; 8j....n — rejestru wstepnego Li i bramkami B; 3i n — bramki Bi rejestru koncowego L2, 4 — wejscie sy¬ gnalu zegara kwarcowego, 5 — rejestru L2 i ukla¬ du zaplonowego wzmacniacza W, 6 — wzmacnia¬ cza W z obciazeniem Zobc, 7 — wzmacniacza W z siecia zasilajaca U, 8 i 9 — zasilanie synchroni¬ zatora S z sieci U oraz 10, 11 i 12 polaczenia syn¬ chronizatora 8 z rejestrem "Llt bramka B i reje¬ strem L2.Na schemacie wedlug Fig. 3 rejestr Lj sluzy do przyjmowania i zapamietywania w takcie odpo- wiecfeiim do czestotliwosci repetycji przewodzenia wzmacniacza W sygnalu sterujacego w postaci za¬ kodowanej liczby, której nosnikiem jest sygnal elektryczny doplywajacy przewodem 1.Wyjscie rejestru Lj stanowi zbiór polaczen 2lf 22 2n o licznosci n odpowiedniej do pojemnosci rejestru, przy czym stan wyjscia obrazuje liczbe zapisana w rejestrze, stanowiaca odpowiednik sy¬ gnalu sterujacego. Liczba ta jest transformowana przez programowy uklad bramkujacy B zgodnie z ustalona uprzednio zaleznoscia: NW = ?(N8) i odpowiednio do przekazywanego polaczeniem 11 taktu synchronizatora ustawiajace rejestr L2 za posrednictwem polaczen 3i, 32.....3n o licznosci odpowiedniej do pojemnosci rejestru L2.Rejestr L2 jest w takim samym jak uklad bram¬ kujacy takcie, opóznionym o pewien czas dopelnia¬ ny impulsami z zegara kwarcowego przykladany¬ mi na wejscie szeregowe 4 rejestru L2. Pojemnosc rejestru jest tak dobrana, aby jego napelnienie impulsami zegara kwarcowego dla braku sygnalu trwalo tyle, ile wynosi dopuszczalny okres prze¬ wodzenia sterowanego tyrystora.W chwili, gdy rejestr L2 zostanie wypelniony — sygnal wypelnienia zostaje przeslany polaczeniem 5 do urzadzenia zaplonowego wzmacniacza tyry¬ storowego W.W innej odmianie urzadzenia wedlug wynalazku rejestr L2 jest wstepnie ustawiany liczba odpowia¬ dajaca liczbie impulsów zegara kwarcowego o cza¬ sie trwania równym okresowi przewodzenia stero¬ wanego tyrystora, a nastepnie po odjeciu liczby dostarczanej przez uklad bramkujacy B wypelnia¬ ny impulsami zegara kwarcowego do uzyskania liczby, dla której jest produkowany impuls zaplo¬ nowy. PL

Claims (6)

  1. Zastrzezenia patentowe 1. Sposób linearyzacji charakterystyk tyrystoro¬ wych wzmacniaczy pradu stalego i pulsujacego, sterowanych dyskretnie, znamienny tym, ze dy¬ skretny sygnal sterujacy wzmacniacza poddaje sie wstepnej transformacji wedlug funkcji sta¬ nowiacej funkcje dopelniajaca do linii prostej w stosunku do charakterystyki wzmacniacza, tak iz wynikiem przejscia sygnalu transformo¬ wanego przez wzmacniacze jest liniowa zalez¬ nosc wielkosci wyjsciowej do sygnalu steru¬ jacego. 35
  2. 2. Sposólb wedlug zastrz. 1 znamienny tym, ze wstepna transformacje sygnalu tworzy sie przez liniowe zaprogramowanie jednego z czlonów liczbowych przenoszacych sygnal.
  3. 3. Sposób wedlug zastrz. 1 i 2 znamienny tym, ze sygnal transformowany w przypadku wzmacnia¬ cza tyrystorowego o wiekszej niz jeden liczbie wejsc sterujacych rozdziela sie na te wejscia z dodaniem na kazdym z nich liczby odpowia¬ dajacej przesunieciu fazowemu charakterystyki sterowania dla tego wejscia. 45
  4. 4. Sposólb wedlug zastrz. 1—3 znamienny tym, ze impuls zaplonowy sterowanego wzmacniacza stanowi sygnal wypelnienia czlonu liczacego o pojemnosci równej sygnalowi pelnego wystero¬ wania, zawierajacego w chwili pamieci liczbe so odpowiadajaca wartosci sygnalu sterujacego.
  5. 5. Urzadzenie do wykonywania sposobu wedlug zastrz. 1—4, znamienne tym, ze posiada na dro¬ dze sygnalu czlon pamieciowy w postaci reje¬ stru, licznika, sumatora, matrycy lub ukladu 55 bramkujacego itp., którego budowa zawiera sta- belowana funkcje korekcyjna w formie pamieci trwalej, w wyniku czego sygnal wyjsciowy czlo¬ nu stanowi transformate podanej wartosci licz¬ bowej sygnalu wejsciowego zgodnie z odpowie- eo dnia wartoscia funkcji korekcyjnej.
  6. 6. Urzadzenie wedlug zastrz. 5 znamienne tym, ze posiada zegar kwarcowy, którego wyjscie jest, przylaczone do wejscia czlonu liczacego poprzez uklad bramkujacy, sterowany synchronicznie z 85 okresami przewodzenia wzmacniacza. 1232 20 25 30 35 40 45 50 55 60 85KI. 21 a2, 18/08 53232 MKP H 03 f Ni T N*Y w i[ i 1 Uwy Zobc Figi N4= Ntf Fiq2.KI. 21 a2,18/08 53232 MKP H 03 f iO Tl III 3, n B M III ^ 2, n L, 42 tfr or^ Rc3 ZG „Ruch" W-wa, zam. 254-67 nakl. 300 egz. PL
PL111424A 1965-10-30 PL53232B1 (pl)

Publications (1)

Publication Number Publication Date
PL53232B1 true PL53232B1 (pl) 1967-04-25

Family

ID=

Similar Documents

Publication Publication Date Title
US2591406A (en) Pulse generating circuits
US2706270A (en) Digital control system
US2772357A (en) Triggering circuit
GB1312643A (en) High voltage electric circuit breakers
PL53232B1 (pl)
US2763851A (en) Gated diode transfer circuits
US2997599A (en) Signal translating device
Weiner Operant programming with transistorized digital elements
US3443070A (en) Synchronized timing system for data processing
US3229112A (en) Arrangement for controlling a direct voltage source
US3244903A (en) Logic circuit
US2838746A (en) Magnetic amplifier bistable device
US3007142A (en) Magnetic flux storage system
US3605028A (en) Circuit arrangement for the multiplication of two variables
GB819909A (en) Improvements in or relating to coding apparatus
US2983828A (en) Switching circuits
US3012235A (en) Switching matrix employing transistors
US3032663A (en) Pulse generator
US3371200A (en) Averaging and differencing system
US3258614A (en) Shift register employing an energy storage means for each four-layer diode in each stage
US2920314A (en) Input device for applying asynchronously timed data signals to a synchronous system
US2970293A (en) Binary counter
US3417257A (en) Voltage-controlled magnetic counting chains
US2910595A (en) Magnetic core logical circuit
Cohen A MAGNETIC REVERSIBLE COUNTER WITH DIGITAL TO ANALOG CONVERSION