PL235106B1

PL235106B1 - Random-number generator

Info

Publication number: PL235106B1
Application number: PL425586A
Authority: PL
Inventors: Krzysztof Gołofit; Piotr Wieczorek
Original assignee: Politechnika Warszawska
Priority date: 2018-05-17
Filing date: 2018-05-17
Publication date: 2020-06-01
Also published as: PL425586A1

Description

Opis wynalazkuDescription of the invention

Przedmiotem wynalazku jest generator losowy przeznaczony zwłaszcza do generacji liczb i ciągów liczbowych prawdziwie losowych.The subject of the invention is a random generator intended in particular for the generation of truly random numbers and sequences.

W stanie techniki znane są konstrukcje generatorów losowych, w których wykorzystuje się pary generatorów pierścieniowych i układy bistabilne, takie jak detektor fazy, czy układ metastabilnościowy.Designs of random generators using pairs of ring generators and bistable systems, such as a phase detector or metastability system, are known in the art.

Znany jest w technice, np. z publikacji Piotra Z. Wieczorka, „Secure TRNG with Random Phase Stimulation”, XL-th IEEE-SPIE Joint Symposium on Photonics, Web Engineering, Electronics for Astronomy and High Energy Physics Experiments, Wilga 2017, SPIE volume 10445, ISBN: 9781510613546, Electronic ISBN: 9781510613553, generator losowy, który zawiera dwa generatory pierścieniowe oraz układ metastabilnościowy. Wyjścia generatorów pierścieniowych dołączone są do wejść układu metastabilnościowego, natomiast wyjście układu metastabilnościowego jest wyjściem generatora losowego. Generator pierścieniowy składa się z linii opóźniającej zamkniętej w pętlę, której wejście i wyjście są ze sobą połączone i dołączone do wyjścia generatora losowego. Linia opóźniająca składa się z elementów opóźniających połączonych w szereg i włączonych pomiędzy wejściem i wyjściem tej linii.He is known in technology, e.g. from the publication of Piotr Z. Wieczorek, "Secure TRNG with Random Phase Stimulation", XL-th IEEE-SPIE Joint Symposium on Photonics, Web Engineering, Electronics for Astronomy and High Energy Physics Experiments, Wilga 2017, SPIE volume 10445, ISBN: 9781510613546, Electronic ISBN: 9781510613553, a random generator that includes two ring generators and a metastability circuit. The ring generator outputs are connected to the inputs of the metastability system, while the output of the metastability system is the output of the random generator. A ring generator consists of a closed-loop delay line whose input and output are interconnected and connected to the output of the random generator. A delay line consists of delay elements connected in series and connected between the input and output of that line.

Znany jest w technice, np. z publikacji Xiaoyan Jia, Liji Wu, Beibei Wang, Xiangmin Zhang, „A Novel Oscillator-Based TRNG for Smart IC Card”, 2015 IEEE 11th International Conference on ASIC (ASICON), Chengdu, DOI: 10.1109/ASICON.2015.7517094, ISSN: 2162-755Χ, generator losowy, który zawiera dwa generatory pierścieniowe oraz detektor fazy. Wyjścia generatorów pierścieniowych dołączone są do wejść detektora fazy, natomiast wyjście detektora fazy jest wyjściem generatora losowego. Generator pierścieniowy składa się z linii opóźniającej zamkniętej w pętlę, której wejście i wyjście są ze sobą połączone i dołączone do wyjścia generatora losowego. Linia opóźniająca składa się z elementów opóźniających połączonych w szereg i włączonych pomiędzy wejściem i wyjściem tej linii.It is known in the art, e.g. from the publication of Xiaoyan Jia, Liji Wu, Beibei Wang, Xiangmin Zhang, "A Novel Oscillator-Based TRNG for Smart IC Card", 2015 IEEE 11th International Conference on ASIC (ASICON), Chengdu, DOI: 10.1109 /ASICON.2015.7517094, ISSN: 2162-755Χ, a random generator that includes two ring generators and a phase detector. The ring generator outputs are connected to the phase detector inputs, while the phase detector output is the random generator output. A ring generator consists of a closed-loop delay line whose input and output are interconnected and connected to the output of the random generator. A delay line consists of delay elements connected in series and connected between the input and output of that line.

Celem wynalazku jest zapewnienie niedeterministycznych faz sygnałów na wejściach detektorów fazy oraz niedeterministycznej inicjalizacji procesów metastabilnościowych.The object of the invention is to provide nondeterministic signal phases at the inputs of the phase detectors and nondeterministic initialization of metastability processes.

Istota wynalazku polega na tym, że generator losowy zawierający pierwszy układ bistabilny, którego wyjście jest dołączone do pierwszego wyjścia generatora losowego oraz zawierający dwa generatory pierścieniowe, których wyjścia dołączone są do wejść układu bistabilnego. Generatory pierścieniowe składają się z linii opóźniających zamkniętych w pętle, a linie opóźniające składają się z elementów opóźniających połączonych w szeregi włączone pomiędzy wejściami i wyjściami tych linii. Zgodnie z wynalazkiem ten generator losowy posiada przynajmniej jeszcze jeden generator pierścieniowy oraz przynajmniej jeden dodatkowy układ bistabilny, którego wyjście jest dołączone do dodatkowego wyjścia generatora losowego, który to dodatkowy układ bistabilny jedną końcówką jest włączony w linię opóźniającą jednego generatora pierścieniowego, a drugą końcówką jest włączony w linię opóźniającą innego generatora pierścieniowego. Takie rozwiązanie pozwala uzyskać przynajmniej jeden dodatkowy, niezależny proces losowy na dodatkowym wyjściu generatora losowego oraz dodatkowo powoduje, że różne układy bistabilne mogą być pobudzane różnymi parami generatorów pierścieniowych.The essence of the invention consists in the fact that a random generator includes a first bistable circuit, the output of which is connected to the first output of the random generator, and includes two ring generators whose outputs are connected to the inputs of the bistable circuit. Ring generators consist of delays closed in loops and delay lines consist of delays connected in series connected between the inputs and outputs of these lines. According to the invention, this random generator has at least one more ring generator and at least one additional bistable circuit, the output of which is connected to the additional random generator output, the additional bistable circuit being connected with one end to the delay line of one ring generator, and the other end connected to into the delay line of another ring generator. Such a solution allows to obtain at least one additional, independent random process on the additional output of the random generator and additionally causes that different bistable systems can be activated with different pairs of ring generators.

Generator losowy według wynalazku korzystnie zawiera przynajmniej dwa układy bistabilne, włączone w linie opóźniające tak, że ich końcówki są odseparowane w liniach opóźniających przynajmniej jednym elementem opóźniającym. Takie rozwiązanie sprawia, że układy opóźniające są obciążane układami bistabilnymi w sposób minimalny.The random generator according to the invention preferably comprises at least two bistable circuits included in the delay lines such that their ends are separated in the delay lines by at least one delay element. This solution causes that the delay systems are loaded with bistable systems in a minimal way.

Generator losowy według wynalazku korzystnie zawiera przynajmniej dwa układy bistabilne, które przynajmniej jedną końcówką są włączone w różnych liniach opóźniających różnych generatoró w pierścieniowych. Takie rozwiązanie sprawia, że układy bistabilne są pobudzane różnymi parami generatorów pierścieniowych, dzięki czemu także różnymi procesami tworzącymi przesunięcia fazowe.The random generator according to the invention preferably comprises at least two bistable circuits, which at least one terminal are connected in different delay lines of different ring generators. Such a solution causes that the bistable systems are excited with different pairs of ring generators, thanks to which also with different processes creating phase shifts.

Korzystnie dodatkowy układ bistabilny jest włączony pierwszą końcówką w linię opóźniającą jednego generatora pierścieniowego za elementem opóźniającym o pierwszym numerze licząc od początku pierwszej linii opóźniającej, a drugą końcówką jest włączony w linię opóźniającą innego generatora pierścieniowego za elementem opóźniającym o drugim numerze licząc od początku drugiej linii opóźniającej tak, że pierwszy numer jest różny od drugiego numeru. Takie rozwiązanie sprawia, że układ bistabilny jest pobudzany sygnałem wejściowym o innym przesunięciu fazowym niż przesunięcie fazowe występujące w danej chwili czasu w generatorach pierścieniowych.Preferably, the additional bistable circuit is connected with a first end to the delay line of one ring generator after the first number delay from the start of the first delay line, and the second end is included in the delay line of another ring generator after the second number delay from the start of the second delay line. so that the first number is different from the second number. Such a solution causes that the bistable system is excited by the input signal with a different phase shift than the phase shift occurring at a given time in the ring generators.

Przynajmniej dwa układy bistabilne korzystnie są włączone, przynajmniej jedną końcówką każdy, w tym samym miejscu przynajmniej jednej linii opóźniającej. Dołączenie różnych układów bistabilnych w tym samym miejscu sprawia, że są one pobudzane dokładnie tym samym sygnałem.At least two bistable circuits are preferably connected, with at least one terminal each, at the same position in at least one delay line. Connecting different bistable circuits in the same place causes that they are excited with exactly the same signal.

Przynajmniej jeden układ bistabilny korzystnie stanowi detektor fazy.The at least one bistable circuit is preferably a phase detector.

PL 235 106 B1PL 235 106 B1

Detektor fazy korzystnie zawiera przerzutnik o dwóch wejściach stanowiących wejścia detektora fazy i wyjściu stanowiącym wyjście detektora fazy.The phase detector preferably comprises a flip-flop with two inputs for the phase detector and an output for the phase detector.

Alternatywnie detektor fazy ma dwa przerzutniki o dwóch wejściach i dwóch wyjściach każdy, ma wyjścia przerzutników dołączone do wejść detektora fazy, ma wyjścia przerzutników dołączone do wyjść detektora fazy, przy czym pierwsze wejście detektora fazy dołączone ma jednocześnie do pierwszego wejścia pierwszego przerzutnika i drugiego wejścia drugiego przerzutnika, drugie wejście detektora fazy dołączone ma jednocześnie do drugiego wejścia pierwszego przerzutnika i pierwszego wejścia drugiego przerzutnika, a wyjście detektora fazy dołączone ma do wybranych wyjść przerzutników przez układ logiczny.Alternatively, the phase detector has two flip-flops with two inputs and two outputs each, has flip-flops outputs connected to the phase detector inputs, has flip-flop outputs connected to the phase detector outputs, with the first phase detector input connected simultaneously to the first input of the first trigger and the second input of the second of the flip-flop, the second input of the phase detector is connected to the second input of the first flip-flop and the first input of the second flip-flop simultaneously, and the phase detector output is connected to the selected outputs of the flip-flops via logic.

Przynajmniej jeden układ bistabilny korzystnie stanowi układ metastabilnościowy.The at least one bistable circuit is preferably a metastable circuit.

Układ metastabilnościowy korzystnie stanowi przerzutnik o dwóch wejściach stanowiących wejścia układu metastabilnościowego i wyjściu stanowiącym wyjście układu metastabilnościowego.The metastability circuit is preferably a flip-flop with two inputs being the inputs of the metastability circuit and an output being the output of the metastability circuit.

Układ metastabilnościowy korzystnie zawiera układ metastabilnościowy z oscylacyjną odpowiedzią impulsową o dwóch wejściach stanowiących wejścia układu metastabilnościowego i wyjściu stanowiącym wyjście układu metastabilnościowego.The metastability circuit preferably comprises a metastability circuit with an oscillating impulse response with two inputs being the inputs of the metastability circuit and an output being the output of the metastability circuit.

W układzie metastabilnościowym układ metastabilnościowy z oscylacyjną odpowiedzią impulsową korzystnie ma wyjście dołączone do wyjścia układu metastabilnościowego przez sumator oraz korzystnie ma układ liczący, którego wyjścia dołączone są do kolejnych wejść sumatora, a którego wejście dołączone jest do wyjścia układu metastabilnościowego z oscylacyjną odpowiedzią impulsową.In the metastability circuit, the metastability circuit with an oscillating impulse response preferably has an output connected to the output of the metastability circuit through an adder, and preferably has a counting circuit, the outputs of which are connected to successive inputs of the adder, and whose input is connected to the output of the metastability circuit with an oscillating impulse response.

Alternatywnie układ metastabilnościowy ma generator metastabilnościowych interwałów czasowych o wejściach dołączonych do wejść układu metastabilnościowego oraz wyjściach dołączonych do wejść arbitra, którego wyjścia dołączone ma do wyjść układu metastabilnościowego przez układ logiczny.Alternatively, the metastability circuit has a generator of metastability time intervals with inputs connected to the inputs of the metastability circuit and outputs connected to the inputs of the arbitrator, whose outputs are connected to the outputs of the metastability circuit by logic.

Alternatywnie układ metastabilnościowy ma generator metastabilnościowych interwałów czasowych, który ma dwa przerzutniki o dwóch wejściach i pojedynczych wyjściach ma arbiter, który ma dwa przerzutniki o dwóch wejściach i dwóch wyjściach każdy, oraz ma układ logiczny. Wejścia przerzutników generatora metastabilnościowych interwałów czasowych dołączone są do wejść układu metastabilnościowego w taki sposób, że pierwsze wejście układu metastabilnościowego dołączone jest jednocześnie do pierwszego wejścia pierwszego przerzutnika i pierwszego wejścia drugiego przerzutnika, drugie wejście układu metastabilnościowego dołączone jest jednocześnie do drugiego wejścia pierwszego przerzutnika i drugiego wejścia drugiego przerzutnika. Wyjścia przerzutników generatora metastabilnościowych interwałów czasowych dołączone są do wejść przerzutników arbitra w taki sposób, że wyjście pierwszego przerzutnika generatora metastabilnościowych interwałów czasowych dołączone jest jednocześnie do pierwszego wejścia pierwszego przerzutnika arbitra i drugiego wejścia drugiego przerzutnika arbitra, wyjście drugiego przerzutnika generatora metastabilnościowych interwałów czasowych dołączone jest jednocześnie do drugiego wejścia pierwszego przerzutnika arbitra i pierwszego wejścia drugiego przerzutnika arbitra, natomiast wyjście układu metastabilnościowego dołączone jest do wybranych wyjść przerzutników arbitra przez układ logiczny.Alternatively, the metastability circuit has a metastable time interval generator that has two flip-flops with two inputs and single outputs has an arbiter that has two flip-flops with two inputs and two outputs each, and has logic. The inputs of the flip-flops of the metastable time interval generator are connected to the inputs of the metastability circuit in such a way that the first input of the metastability circuit is connected simultaneously to the first input of the first flip-flop and the first input of the second flip-flop, the second input of the metastability circuit is connected simultaneously to the second input of the first flip-flop and the second input. second trigger. The outputs of the metastability time interval generator flip-flops are connected to the inputs of the arbitrator flip-flops in such a way that the output of the first metastability time interval generator flip-flop is connected simultaneously to the first input of the first arbitrator trigger and the second input of the second arbitrator trigger, the output of the second trigger of the metastability time interval generator is connected simultaneously to the second input of the first arbitrator trigger and the first input of the second arbitrator trigger, while the output of the metastability circuit is connected to the selected outputs of the arbitrator trigger via logic.

Przedmiot wynalazku jest przedstawiony w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy generatora losowego, fig. 2 przedstawia schemat blokowy detektora fazy zbudowanego z jednego przerzutnika, fig. 3 przedstawia schemat blokowy detektora fazy zbudowanego z dwóch przerzutników, fig. 4 przedstawia schemat blokowy układu metastabilnościowego zbudowanego z przerzutnika, fig. 5 przedstawia schemat blokowy układu metastabilnościowego zbudowanego z układu metastabilnościowego z oscylacyjną odpowiedzią impulsową, fig. 6 przedstawia schemat blokowy układu metastabilnościowego zbudowanego z układu metastabilnościowego z oscylacyjną odpowiedzią impulsową oraz sumatora, fig. 7 przedstawia schemat blokowy układu metastabilnościowego zbudowanego z układu metastabilnościowego z oscylacyjną odpowiedzią impulsową, sumatora i układu liczącego, natomiast fig. 8 - schemat blokowy układu metastabilnościowego zbudowanego z generatora metastabilnościowych interwałów czasowych oraz arbitra.The subject of the invention is presented in the embodiment in the drawing, in which Fig. 1 shows a block diagram of a random generator, Fig. 2 shows a block diagram of a phase detector built from one trigger, Fig. 3 shows a block diagram of a phase detector built from two triggers, Fig. 4 Fig. 5 shows a block diagram of a metastability circuit built from a trigger, Fig. 5 shows a block diagram of a metastability circuit built from a metastability circuit with an oscillating impulse response, Fig. 6 shows a block diagram of a metastability circuit built from a metastability circuit with an oscillating impulse response, and an adder, Fig. 7 shows a diagram a block diagram of a metastability system built of a metastability system with an oscillating impulse response, an adder and a calculator, while Fig. 8 - a block diagram of a metastability system built of a generator of metastability time intervals h and the arbitrator.

Generator losowy przedstawiony na fig. 1 zawiera trzy generatory pierścieniowe GP1, GP2 i GP3 oraz siedem układów bistabilnych UB1, UB2, UB3, UB4, UB5, UB6 i UB7. Generatory pierścieniowe GP1, GP2 i GP3 składają się z linii opóźniających LO1, LO2 i LO3 zamkniętych w pętle tak, że wyjście o-LO1, o-LO2 i oLO3 linii opóźniającej LO1, LO2 i LO3 dołączone jest do wejścia i-LO1, i-LO2 i i-LO3 tej linii i jednocześnie wyjścia o-LO1, O-LO2 i O-LO3 linii opóźniających dołączone są do wyjść o-GP1, o-GP2 i o-GP3 generatorów pierścieniowych. Linie opóźniające LO1, LO2 i LO3 składają się z elementów opóźniających EO połączonych w szeregi włączone pomiędzy wejściami i-LO1, i-LO2 i i-LO3 i wyjściami o-LO1, O-LO2 i o-LO3 tych linii. Wyjścia o-UB1, o-UB2, o-UB3, o-UB4, o-UB5, o-UB6 i o-UB7 układów bistabilnych UB1, UB2, UB3, UB4, UB5, UB6 i UB7 dołączone są do wyjść o1-GL, o2-GL,The random generator shown in Fig. 1 includes three ring generators GP1, GP2 and GP3 and seven bistable circuits UB1, UB2, UB3, UB4, UB5, UB6 and UB7. Ring generators GP1, GP2 and GP3 consist of delay lines LO1, LO2 and LO3 closed in loops so that the output o-LO1, o-LO2 and oLO3 of delay line LO1, LO2 and LO3 is connected to the input i-LO1, and LO2 and i-LO3 of this line and at the same time the outputs o-LO1, O-LO2 and O-LO3 of delay lines are connected to outputs o-GP1, o-GP2 and o-GP3 of ring generators. Delay lines LO1, LO2 and LO3 consist of EO delay elements connected in series between the i-LO1, i-LO2 and i-LO3 inputs and the o-LO1, O-LO2 and o-LO3 outputs of these lines. The o-UB1, o-UB2, o-UB3, o-UB4, o-UB5, o-UB6 and o-UB7 outputs of the UB1, UB2, UB3, UB4, UB5, UB6 and UB7 bistable circuits are connected to the o1-GL outputs o2-GL

PL 235 106 B1 o3-GL, o4-GL, o5-GL, o6-GL i o7-GL generatora losowego GL. Pierwsze wejście i1-UB1 pierwszego układu bistabilnego UB1 dołączone jest do linii opóźniającej LO1 pierwszego generatora pierścieniowego GP1 do wyjścia ostatniego elementu opóźniającego EO licząc od początku tej linii opóźniającej. Drugie wejście i2-UB1 pierwszego układu bistabilnego UB1 dołączone jest do linii opóźniającej LO2 drugiego generatora pierścieniowego GP2 do wyjścia ostatniego elementu opóźniającego EO licząc od początku tej linii opóźniającej. Pierwsze wejście i1-UB2 drugiego układu bistabilnego UB2 dołączone jest do linii opóźniającej LO1 pierwszego generatora pierścieniowego GP1 do wyjścia pierwszego elementu opóźniającego EO licząc od początku tej linii opóźniającej. Drugie wejście i2-UB2 drugiego układu bistabilnego UB2 dołączone jest do linii opóźniającej LO3 trzeciego generatora pierścieniowego GP3 do wyjścia pierwszego elementu opóźniającego EO licząc od początku tej linii opóźniającej. Pierwsze wejście i1-UB3 trzeciego układu bistabilnego UB3 dołączone jest do linii opóźniającej LO2 drugiego generatora pierścieniowego GP2 do wyjścia drugiego elementu opóźniającego EO licząc od początku tej linii opóźniającej. Drugie wejście i2-UB3 trzeciego układu bistabilnego UB3 dołączone jest do linii opóźniającej LO3 trzeciego generatora pierścieniowego GP3 do wyjścia drugiego elementu opóźniającego EO licząc od początku tej linii opóźniającej. Pierwsze wejście i1-UB4 czwartego układu bistabilnego UB4 dołączone jest do linii opóźniającej LO1 pierwszego generatora pierścieniowego GP1 do wyjścia czwartego elementu opóźniającego EO licząc od początku tej linii opóźniającej. Drugie wejście i2-UB4 czwartego układu bistabilnego UB4 dołączone jest do linii opóźniającej LO2 drugiego generatora pierścieniowego GP2 do wyjścia piątego elementu opóźniającego EO licząc od początku tej linii opóźniającej. Pierwsze wejście i1-UB5 piątego układu bistabilnego UB5 dołączone jest do linii opóźniającej LO1 pierwszego generatora pierścieniowego GP1 do wyjścia piątego elementu opóźniającego EO licząc od początku tej linii opóźniającej. Drugie wejście i2-UB5 piątego układu bistabilnego UB5 dołączone jest do linii opóźniającej LO2 drugiego generatora pierścieniowego GP2 do wyjścia siódmego elementu opóźniającego EO licząc od początku tej linii opóźniającej. Pierwsze wejście i1-UB6 szóstego układu bistabilnego UB6 dołączone jest do linii opóźniającej LO1 pierwszego generatora pierścieniowego GP1 do wyjścia ósmego elementu opóźniającego EO licząc od początku tej linii opóźniającej. Drugie wejście i2-UB6 szóstego układu bistabilnego UB6 dołączone jest do linii opóźniającej LO3 trzeciego generatora pierścieniowego GP3 do wyjścia ósmego elementu opóźniającego EO licząc od początku tej linii opóźniającej. Pierwsze wejście i1-UB7 siódmego układu bistabilnego UB7 dołączone jest do linii opóźniającej LO1 pierwszego generatora pierścieniowego GP1 do wyjścia ósmego elementu opóźniającego EO licząc od początku tej linii opóźniającej. Drugie wejście i2-UB7 siódmego układu bistabilnego UB7 dołączone jest do linii opóźniającej LO3 trzeciego generatora pierścieniowego GP3 do wyjścia ósmego elementu opóźniającego EO licząc od początku tej linii opóźniającej.O3-GL, o4-GL, o5-GL, o6-GL and o7-GL of the GL random generator. The first input i1-UB1 of the first bistable circuit UB1 is connected to delay line LO1 of the first ring generator GP1 to the output of the last delay element EO counting from the beginning of this delay line. The second input i2-UB1 of the first bistable circuit UB1 is connected to the delay line LO2 of the second ring generator GP2 to the output of the last delay element EO counting from the start of this delay line. The first input i1-UB2 of the second bistable circuit UB2 is connected to delay line LO1 of the first ring generator GP1 to the output of the first delay element EO counting from the beginning of this delay line. The second input i2-UB2 of the second bistable circuit UB2 is connected to delay line LO3 of the third ring generator GP3 to the output of the first delay element EO counting from the beginning of this delay line. The first input i1-UB3 of the third bistable circuit UB3 is connected to delay line LO2 of the second ring generator GP2 to the output of the second delay element EO counting from the beginning of this delay line. The second input i2-UB3 of the third bistable circuit UB3 is connected to the delay line LO3 of the third ring generator GP3 to the output of the second delay element EO counting from the beginning of this delay line. The first input i1-UB4 of the fourth bistable circuit UB4 is connected to delay line LO1 of the first ring generator GP1 to the output of the fourth delay element EO counting from the start of this delay line. The second input i2-UB4 of the fourth bistable circuit UB4 is connected to delay line LO2 of the second ring generator GP2 to the output of the fifth EO delay element counting from the start of this delay line. The first input i1-UB5 of the fifth bistable circuit UB5 is connected to delay line LO1 of the first ring generator GP1 to the output of the fifth EO delay element counting from the start of this delay line. The second input i2-UB5 of the fifth bistable circuit UB5 is connected to the delay line LO2 of the second ring generator GP2 to the output of the seventh EO delay element counting from the start of this delay line. The first input i1-UB6 of the sixth bistable circuit UB6 is connected to delay line LO1 of the first ring generator GP1 to the output of the eighth delay element EO counting from the start of this delay line. The second input i2-UB6 of the sixth bistable circuit UB6 is connected to delay line LO3 of the third ring generator GP3 to the output of the eighth delay element EO counting from the start of this delay line. The first input i1-UB7 of the seventh bistable circuit UB7 is connected to delay line LO1 of the first ring generator GP1 to the output of the eighth delay element EO counting from the start of this delay line. The second input i2-UB7 of the seventh bistable circuit UB7 is connected to delay line LO3 of the third ring generator GP3 to the output of the eighth delay element EO counting from the beginning of this delay line.

Pierwsze trzy układy bistabilne UB1, UB2 i UB3 dołączone są do linii opóźniających w taki sposób, aby nie obciążać zanadto elementów opóźniających EO i jednocześnie aby były pobudzane różnymi sygnałami - to znaczy różnymi przesunięciami fazy sygnałów z różnych generatorów pierścieniowych GP1 i GP2, GP1 i GP3, GP2 i GP3. Pierwszy, czwarty i piąty układ bistabilny UB1, UB4 i UB5 jest również dołączony do linii opóźniających w taki sposób, aby nie obciążać zanadto elementów opóźniających EO, jednak każdy z tych układów bistabilnych jest pobudzany zupełnie innym przesunięciem fazowym sygnałów z dwóch tych samych generatorów pierścieniowych GP1 i GP2. Szósty układ bistabilny UB6 pobudzany jest tymi samymi sygnałami co siódmy układ bistabilny UB7. Identyczna budowa tych dwóch układów bistabilnych UB6 i UB7 zapewnia zbliżone warunki ich pobudzania, natomiast różna ich budowa - w szczególności symetryczna względem siebie przy niesymetrycznej charakterystyce działania - zapewnia pobudzenie tych układów przy różnych przesunięciach fazowych.The first three bistable circuits UB1, UB2 and UB3 are connected to the delay lines in such a way as not to overload the EO delay elements and at the same time to be excited by different signals - i.e. with different phase shifts of signals from different GP1 and GP2, GP1 and GP3 ring generators , GP2 and GP3. The first, fourth and fifth bistable circuits UB1, UB4 and UB5 are also connected to the delay lines in such a way as not to overload the EO delay elements, but each of these bistable circuits is excited by a completely different phase shift of the signals from the two same GP1 ring generators and GP2. The sixth UB6 bistable circuit is excited by the same signals as the seventh UB7 bistable circuit. The identical structure of these two bistable systems UB6 and UB7 provides similar conditions for their activation, while their different structure - in particular symmetrical with respect to each other with asymmetrical operating characteristics - ensures the activation of these systems at different phase shifts.

Liczba elementów opóźniających oraz opóźnienie wprowadzane przez każdy element opóźniający determinują podstawową częstotliwość pracy generatorów pierścieniowych. Częstotliwość podstawowa jest obarczona niestałością, wynikającą ze zjawisk fizycznych - typowych dla układów elektronicznych (zjawiska szumowe, termiczne, jitter itp.) - dzięki czemu faza sygnałów również podlega zmianom losowym.The number of delay elements and the delay introduced by each delay element determine the fundamental operating frequency of the ring generators. The fundamental frequency is affected by the instability resulting from physical phenomena - typical for electronic systems (noise, thermal, jitter, etc.) - so the phase of the signals is also subject to random changes.

Losowy znak fazy sygnałów wejściowych układu bistabilnego będącego detektorem fazy zapewnia losowe wartości na wyjściu detektora fazy. Natomiast bliskość faz generatorów oznacza czasową bliskość zboczy generowanych sygnałów, które służą do pobudzenia układów bistabilnych będących układami metastabilnościowymi, które wytwarzają niezależne zjawiska losowe. Wyjątkiem są układy bistabilne dołączane do linii opóźniających z pewnym przesunięciem, gdyż w nich zależy właśnie na innym pobudzeniu fazowym - przesuniętym o czas lub wielokrotność czasu propagacji elementu opóźniającego EO.The random phase sign of the input signals of the bistable phase detector circuit provides random values at the output of the phase detector. On the other hand, the proximity of the generator phases means the temporal proximity of the edges of the generated signals, which are used to stimulate bistable systems, which are metastable systems, which generate independent random phenomena. The exception are bistable circuits connected to the delay lines with a certain shift, because they depend on another phase excitation - shifted by the time or a multiple of the propagation time of the EO delay element.

PL 235 106 B1PL 235 106 B1

Detektor fazy przedstawiony na fig. 2 stanowi przerzutnik P o dwóch wejściach D i C stanowiących wejścia i1-DF i i2-DF detektora fazy DF i wyjściu Q stanowiącym wyjście detektora fazy o-DF.The phase detector shown in Fig. 2 is a flip-flop P with two inputs D and C being the inputs i1-DF and i2-DF of the DF phase detector and the output Q being the output of the o-DF phase detector.

W zależności od tego, czy narastające zbocze na wejściu D przerzutnika nadejdzie przed czy po narastającym zboczu na wejściu C przerzutnika, na wyjściu Q pojawi się logiczna jedynka lub logiczne zero.Depending on whether the rising edge at input D of the flip-flop comes before or after the rising edge at input C of the flip-flop, logical one or logical zero will appear at output Q.

Detektor fazy przedstawiony na fig. 3 zawiera układ logiczny AND o dwóch wejściach i jednym wyjściu oraz dwa przerzutniki P1 i P2, każdy o dwóch wejściach D1 i C1 oraz D2 i C2 jak również dwóch wyjściach Q1 i nQ1 oraz Q2 i nQ2. Wejścia przerzutników dołączone są do wejść detektora fazy DF, natomiast wyjścia przerzutników dołączone do wyjść detektora fazy przez układ logiczny AND. Pierwsze wejście detektora fazy i1-DF dołączone jest jednocześnie do pierwszego wejścia pierwszego przerzutnika D1 i drugiego wejścia drugiego przerzutnika C2. Drugie wejście detektora fazy i2-DF dołączone jest jednocześnie do drugiego wejścia pierwszego przerzutnika C1 i pierwszego wejścia drugiego przerzutnika D2. Wejścia układu logicznego AND dołączone są do drugiego wyjścia pierwszego przerzutnika nQ1 oraz pierwszego wyjścia drugiego przerzutnika Q2. Wyjście układu logicznego AND dołączone jest do wyjścia detektora fazy o-DF.The phase detector in Fig. 3 includes AND logic with two inputs and one output and two flip-flops P1 and P2 each with two inputs D1 and C1 and D2 and C2 as well as two outputs Q1 and nQ1 and Q2 and nQ2. The flip-flops inputs are connected to the DF phase detector inputs, and the flip-flops outputs are connected to the phase detector outputs by AND logic. The first input of the i1-DF phase detector is connected simultaneously to the first input of the first flip-flop D1 and the second input of the second trigger C2. The second input of the phase detector i2-DF is connected simultaneously to the second input of the first trigger C1 and the first input of the second trigger D2. The AND logic inputs connect to the second output of the first flip-flop nQ1 and the first output of the second flip-flop Q2. The AND logic output connects to the o-DF phase detector output.

Detektor fazy zbudowany z dwóch przerzutników pozwala na symetryczną detekcję ujemnych i dodatnich przesunięć fazowych.The phase detector, built of two flip-flops, allows for symmetrical detection of negative and positive phase shifts.

Układ metastabilnościowy przedstawiony na fig. 4 stanowi przerzutnik Pa o dwóch wejściach Da i Ca stanowiących wejścia i1-UM i i2-UM układu metastabilnościowego UM i wyjściu Qa stanowiącym wyjście układu metastabilnościowego o-UM.The metastability circuit shown in Fig. 4 is a Pa trigger with two inputs Da and Ca being the inputs i1-UM and i2-UM of the metastability system UM and the output Qa being the output of the metastability system o-UM.

Przerzutnik Pa charakteryzuje się tym, że względne nieduże przesunięcia czasu pomiędzy zboczami dostarczanymi do wejść przerzutnika Da i Ca wprowadzają go w pracę w odpowiednim obszarze metastabilności, czego skutkiem jest losowy stan logiczny na wyjściu Qa.The Pa flip-flop is characterized by the fact that the relative small time shifts between the flanks supplied to the inputs of the flip-flop Da and Ca make it work in the appropriate metastability area, resulting in a random logic at the Qa output.

Układ metastabilnościowy przedstawiony na fig. 5 stanowi układ metastabilnościowy z oscylacyjną odpowiedzią impulsową UMOO o dwóch wejściach R i S stanowiących wejścia i1-UM i i2-UM układu metastabilnościowego UM i wyjściu wOO stanowiącym wyjście układu metastabilnościowego o-UM.The metastability system shown in Fig. 5 is a metastability system with an oscillating impulse response UMOO with two inputs R and S being inputs i1-UM and i2-UM of the metastability system UM and an output wOO being the output of the metastability system o-UM.

Przerzutnik UMOO charakteryzuje się tym, że względne nieduże przesunięcia czasu pomiędzy zboczami dostarczanymi do wejść przerzutnika R i S wprowadzają go w pracę w odpowiednim obszarze metastabilności, czego skutkiem jest oscylacyjna odpowiedź przerzutnika o zmiennej liczbie oscylacji, a także losowym stanie logicznym na wyjściu wOO.The UMOO flip-flop is characterized by the fact that the relative small time shifts between the edges supplied to the R and S flip-flop inputs make it work in the appropriate metastability area, which results in an oscillatory response of the flip-flop with a variable number of oscillations, as well as a random logical state at the output wOO.

Układ metastabilnościowy przedstawiony na fig.6 ma budowę taką jak układ z fig. 4, przy czym wyjście wOO układu metastabilnościowego z oscylacyjną odpowiedzią impulsową UMOO dołączone jest do wyjścia układu metastabilnościowego o-UM przez sumator SUM.The metastability circuit shown in Fig. 6 has the same structure as that of Fig. 4, whereby the output wOO of the metastability circuit with an oscillating impulse response UMOO is connected to the output of the metastability circuit o-UM through a SUM adder.

Sumator SUM pozwala na zsumowanie zmiennej liczby oscylacji pojawiającej się na wyjściu wOO.The SUM adder allows you to sum up the variable number of oscillations appearing at the output wOO.

Układ metastabilnościowy przedstawiony na fig. 7 ma budowę taką jak układ z fig. 5, przy czym dodatkowo zawiera układ liczący LCZ, którego wyjścia dołączone są do kolejnych wejść sumatora SUM oraz którego wejście i-LCZ dołączone jest do wyjścia układu metastabilnościowego z oscylacyjną odpowiedzią impulsową wOO.The metastability circuit shown in Fig. 7 has the same structure as that shown in Fig. 5, with the addition of the LCZ calculator, the outputs of which are connected to the successive inputs of the SUM adder, and whose i-LCZ input is connected to the output of the metastability circuit with an oscillating impulse response. wOO.

Licznik LCZ zlicza liczbę oscylacji pojawiającą się na wyjściu wOO, którą następnie sumuje sumator SUM. Dodatkowo w tym układzie uwzględniany jest stan logiczny na wyjściu wOO.The LCZ counter counts the number of oscillations appearing at the output wOO, which is then summed up by the SUM adder. Additionally, this system takes into account the logical state at the output wOO.

Układ metastabilnościowy przedstawiony na fig. 8 zawiera generator metastabilnościowych interwałów czasowych GMIC, arbiter ARB oraz układ logiczny AND. Generator metastabilnościowych interwałów czasowych GMIC zawiera dwa przerzutniki Pb i Pc, każdy o dwóch wejściach Db i Cb oraz Dc i Cc jak również pojedynczych wyjściach Qb i Qc. Arbiter ARB zawiera dwa przerzutniki Pd i Pe, każdy o dwóch wejściach Dd i Cd oraz De i Ce jak również dwóch wyjściach Qd i nQd oraz Qe i nQe. Układ logiczny AND posiada dwa wejścia i jedno wyjście. Wejścia przerzutników generatora metastabilnościowych interwałów czasowych GMIC dołączone są do wejść układu metastabilnościowego UM w taki sposób, że pierwsze wejście układu metastabilnościowego i1-UM dołączone jest jednocześnie do pierwszego wejścia pierwszego przerzutnika Db i pierwszego wejścia drugiego przerzutnika Dc, a drugie wejście układu metastabilnościowego i2-UM dołączone jest jednocześnie do drugiego wejścia pierwszego przerzutnika Cb i drugiego wejścia drugiego przerzutnika Cc. Wyjścia przerzutników Qb i Qc dołączone są do wejść przerzutników arbitra ARB w taki sposób, że wyjście pierwszego przerzutnika Qb dołączone jest jednocześnie do pierwszego wejścia pierwszego przerzutnika arbitra Dd i drugiego wejścia drugiego przerzutnika arbitra Ce, a wyjście drugiego przerzutnika Qc dołączone jest jednocześnie do drugiego wejścia pierwszego przerzutnika arbitra Cd i pierwszego wejścia drugiego przerzutnika arbitra De. Wyjście układu metastabilnościowego o-UM dołączone jest do wyjść przerzutników arbitra nQd i Qe przez układ logiczny AND. Wejścia układu logicznego AND dołączone są do drugiego wyjściaThe metastability circuit shown in Fig. 8 includes a GMIC metastability time interval generator, an ARB arbiter, and an AND logic circuit. The GMIC metastable time interval generator includes two flip-flops Pb and Pc, each with two inputs Db and Cb and Dc and Cc as well as single outputs Qb and Qc. The ARB arbiter includes two Pd and Pe flip-flops, each with two inputs Dd and Cd and De and Ce as well as two outputs Qd and nQd and Qe and nQe. The AND logic has two inputs and one output. The inputs of the GMIC metastability time interval generator flip-flops are connected to the inputs of the metastability circuit UM in such a way that the first input of the metastability circuit i1-UM is connected simultaneously to the first input of the first trigger Db and the first input of the second trigger Dc, and the second input of the metastability circuit i2-UM it is connected simultaneously to the second input of the first trigger Cb and the second input of the second trigger Cc. The outputs of the Qb and Qc flip-flops are connected to the inputs of the ARB arbitrator flip-flops in such a way that the output of the first Qb trigger is connected simultaneously to the first input of the first arbitrator Dd and the second input of the second Ce arbitrator, and the output of the second Qc trigger is connected simultaneously to the second input. arbitrator's first trigger Cd and first input of arbitrator's second trigger De. The output of the o-UM meta-stability circuit is connected to the outputs of the nQd and Qe arbitrator flip-flops via the AND logic. AND logic inputs are connected to the second output

PL 235 106 B1 pierwszego przerzutnika arbitra nQd oraz pierwszego wyjścia drugiego przerzutnika arbitra Qe. Wyjście układu logicznego AND dołączone jest do wyjścia układu metastabilnościowego o-UM.The first arbitrator trigger nQd and the first output of the second arbitrator trigger Qe. The output of the AND logic is connected to the output of the o-UM metastability circuit.

Dostarczenie do przerzutników Pb i Pc generatora metastabilnościowych interwałów czasowych GMIC sygnałów cyfrowych o względne niedużych przesunięciach czasu pomiędzy zboczami dostarczanymi do wejść przerzutników, wywołuje w nich stany metastabilne, których rozwiązaniem są wartości logiczne pojawiające się na wyjściach Qb i Qc w różnych momentach czasu. Zarówno wartości logiczne jak i interwały czasowe są źródłami losowości o określonych właściwościach tych losowości. Arbiter porównuje czasy odpowiedzi przerzutników Pb i Pc, a wynik tego porównania - który jest wartością losową - jest interpretowany przez układ logiczny AND jako logiczne zero lub logiczna jedynka.Supplying the Pb and Pc flip-flops with the GMIC metastable time intervals generator of digital signals with relatively small time shifts between the edges supplied to the flip-flops' inputs causes metastable states in them, the solution of which are logical values appearing at the Qb and Qc outputs at different times. Both logical values and time intervals are sources of randomness with specific properties of these randomness. The arbiter compares the response times of the Pb and Pc flip-flops, and the result of this comparison - which is a random value - is interpreted by the AND logic as logic zero or logical one.

Możliwości zastosowania wynalazku przewiduje się w generowaniu liczb i ciągów liczbowych prawdziwie losowych.The possibilities of applying the invention are provided for the generation of truly random numbers and sequences.

Claims

Patent claims

1. Random generator (GL) containing the first bistable circuit (UB1), the output of which (o-UB1) is connected to the first output (o1-GL) of the random generator (GL) and containing two ring generators (GP1, GP2) whose outputs (o-GP1, o-GP2) are connected to the inputs (i1-UB1, i2-UB1) of the bistable circuit (UB1), where the ring generators consist of delay lines (LO1, LO2) closed in loops, and delay lines ( LO1, LO2) consist of delay elements (EO) connected in series connected between inputs (i-LO1, i-LO2) and outputs (o-LO1, O-LO2) of these lines (LO1, LO2), characterized by the fact that has at least one more ring generator (GP3) and at least one additional bistable circuit (UB2, UB3, UB4, UB5, UB6, UB7), the output of which (o-UB2, o-UB3, o-UB4, o-UB5, o- UB6, o-UB7) is connected to an additional output (o2-GL, o3-GL, o4-GL, o5-GL, 06-GL, o7-GL) of the random generator (GL), which is an additional bistable circuit (UB2, UB3, UB4, UB5, UB6, UB7) with one end (i1-UB2, i1-UB3, i1-UB4, i1-UB5, i1-UB6, il-UB7) is included in the delay line (LO1, LO2) of one ring generator (GP1, GP2), and the other end (i2-UB2, i2-UB3, i2-UB4, i2-UB5, i2-UB6, i2-UB7) is connected to the delay line (LO2, LO3) of another ring generator (GP2, GP3).

2. Random generator according to claim The method of claim 1, characterized in that it comprises at least two bistable circuits (UB1, UB2, UB3, UB4, UB5), included in the delay lines (LO1, LO2, LO3), so that their terminals (i1-UB1, i1-UB2, i1-UB3 , i1-UB4, i1-UB5, i2-UB1, i2-UB2, i2-UB3, i2-UB4, i2-UB5) are separated in delay lines (LO1, LO2, LO3) with at least one delay element (EO).

3. Random generator according to claim The method of claim 1 or 2, characterized in that it comprises at least two bistable circuits (UB1, UB2, UB3), which at least one terminal (i1-UB2, i1-UB3; i2-UB1, i2-UB2; i1-UB1, i2-UB3) are included in different delay lines (LO1, LO2, LO3) of different ring generators (GP1, GP2, GP3).

4. Random generator according to claim 1, 2 or 3, characterized in that the additional bistable circuit (UB4, UB5) is connected via the first terminal (i1-UB4, i1-UB5) to the delay line (LO1) of one ring generator (GP1) after the delay element (EO) with the first number counting from the beginning of the first delay line (LO1), and the second end (i2-UB4, i2-UB5) is connected to the delay line (LO2) of another ring generator (GP2) after the delay element (EO) of the second number counting from the beginning of the second delay line (LO2) such that the first number is different from the second number.

5. Random generator according to claim 1 1 or 2 or 3 or 4 characterized in that at least two bistable circuits (UB6, UB7) are connected with at least one terminal each (i1-UB i1-UB7; i2-UB6, i2-UB7) in the same position of at least one delay line (LO1; LO3).

6. Random generator according to claim The method of any of claims 1 or 2 or 3 or 4 or 5, characterized in that the at least one bistable circuit (UB) is a phase detector (DF).

7. Random generator according to claim 6, characterized in that the phase detector (DF) is a trigger (P) with two inputs (D, C) being the phase detector inputs (i1-DF, i2-DF) and the output (Q) being the phase detector output (o-DF) .

8. Random generator according to claim 1 Characterized in that the phase detector (DF) comprises two flip-flops (P1), (P2) with two inputs (D1, C1), (D2, C2) and two outputs (Q1, nQ1), (Q2,

Each having flip-flop inputs connected to phase detector inputs and having flip-flop outputs connected to phase detector outputs, the first phase detector input (i1-DF) being connected simultaneously to the first input of the first flip-flop (D1) and the second input of the second flip-flop (C2), the second phase detector input (i2-DF) is connected simultaneously to the second input of the first flip-flop (C1) and the first input of the second flip-flop (D2), and the phase detector output (o-DF) is connected to selected flip-flops outputs (nQ1, Q2) by logic (AND).

9. Random generator according to claim 1 3. The method of any of claims 1 or 2 or 3 or 4 or 5, characterized in that the at least one bistable circuit (UB) is a metastable circuit (UM).

10. Random generator according to claim 1 9. The method according to claim 9, characterized in that at least one metastability circuit (UM) is a flip-flop (Pa) with two inputs (Da, Ca) being the inputs of the metastability circuit (i1-UM, i2-UM) and an output (Qa) being the output of the metastability circuit (o- UM).

11. Random generator according to claim 1 The method of claim 9, characterized in that the at least one metastability circuit (UM) comprises an oscillating impulse response metastability circuit (UMOO) with two inputs (R, S) being the inputs of the metastability circuit (i1-UM, i2-UM) and an output (wOO) being the output. metastability system (o-UM).

12. Random generator according to claim 1, The method of claim 11, characterized in that the output of the at least one metastability circuit with an oscillating impulse response (wOO) is connected to the output of the metastability circuit (o-UM) through an adder (SUM).

13. The random generator of claim 1 The method of claim 12, characterized in that it comprises at least one counting circuit (LCZ), the outputs of which are connected to successive inputs of the adder (SUM), and whose input (i-LCZ) is connected to the output of the metastability circuit with an oscillating impulse response (wOO).

14. Random generator according to claim 14 The method of claim 9, characterized in that at least one metastability circuit (UM) comprises a metastability time interval generator (GMIC) with inputs connected to the inputs of the metastability circuit (i1-UM, i2-UM) and outputs connected to the inputs of the arbitrator (ARB), the outputs of which are connected to to the outputs of the metastability circuit (o-UM) via logic (AND).

15. The random generator of claim 1, The method of claim 14, wherein the at least one metastable time interval generator (GMIC) comprises two flip-flops (Pb), (Pc) with two inputs (Db, Cb), (Dc, Cc) and single outputs (Qb), (Qc), with whereby the inputs of the flip-flops of the metastability time interval generator (GMIC) are connected to the inputs of the metastability circuit (UM) in such a way that the first input of the metastability circuit (i1-UM) is connected simultaneously to the first input of the first flip-flop (Db) and the first input of the second flip-flop ( Dc), the second input of the metastable circuit (i2-UM) is connected simultaneously to the second input of the first flip-flop (Cb) and the second input of the second flip-flop (Cc), and that at least one arbiter (ARB) includes two flip-flops (Pd), (Pe) with two inputs (Dd, Cd), (De, Ce) and two outputs (Qd, nQd), (Qe, nQe) each, the outputs of the flip-flops of the metastable time interval generator (GMIC) are connected to the Arbitrator triggers (ARB) in such a way that the output of the first metastable time interval generator (Qb) trigger is connected simultaneously to the first input of the first arbitrator trigger (Dd) and the second input of the second arbitrator trigger (Ce), output of the second metastable time interval generator trigger (Qc) is connected simultaneously to the second input of the first arbitrator's trigger (Cd) and the first input of the second arbitrator's trigger (De), and that at least one logic (AND) is a conjunction gate through which the selected outputs of the arbitrator's triggers (nQd, Qe) are connected are to the output of the metastability system (o-UM).