PL224913B1 - Asynchroniczny elektroniczny układ sterowania procesami równoległymi - Google Patents

Abstract

Przedmiotem wynalazku jest asynchroniczny elektroniczny układ sterowania procesami równoległymi, przetwarzający sygnały analogowe i binarne, przeznaczony do sterowania procesami dyskretnymi, które dają się zdekomponować na wiele procesów pracujących współbieżnie. Poza tym te procesy dają się opisać za pomocą sieci Petriego, zwanej dalej rozmytą siecią. Układ ten pracuje w pętli sprzężenia zwrotnego. Asynchroniczny elektroniczny układ sterowania procesami równoległymi, w którym dla każdego miejsca rozmytej sieci Petriego, wraz z tranzycją wejściową i wyjściową dla tego miejsca, przyporządkowany jest jeden moduł elektroniczny, posiadający dwa n-bitowe wejścia (tin, tout) odpowiadające tranzycji wejściowej i wyjściowej dla miejsca rozmytej sieci Petriego, n-bitowe wyjście (mp) określające stan znakowania w miejscu sieci Petriego, jednobitowe wejścia (Ein, Eout) aktywujące tranzycję wejściową i wyjściową, jednobitowe wyjście (M) informujące o wystąpieniu na n-bitowym wyjściu (mp) wyłącznie stanów niskich albo stanów wysokich, wejście zerujące (RESET) oraz wejście ustawiające (SET), powodujące ustawienie stanów wysokich na n-bitowym wyjściu (mp), przy czym wejścia (tin) wszystkich modułów odpowiadających miejscom wyjściowym tranzycji, a także wejścia (tout) wszystkich modułów (AMM) odpowiadających miejscom wejściowym są ze sobą połączone i stanowią wejście realizowanej tranzycji (tm), natomiast wyjścia (M) informujące o wystąpieniu wyłącznie stanów niskich albo stanów wysokich, na n-bitowym wyjściu modułu dla wszystkich modułów (AMM) odpowiadających miejscom wejściowym realizowanej tranzycji (tm) są połączone z wejściami wielowejściowej bramki AND, której wyjście połączone jest z wejściami (Ein) aktywującymi tranzycję wejściową (tin) dla wszystkich modułów odpowiadających miejscom wyjściowym tranzycji (tm) oraz z wejściem bramki NOT, z kolei wyjście bramki NOT połączone jest z wejściami (Eout) aktywującymi tranzycję wyjściową (tout) dla wszystkich modułów odpowiadających miejscom wejściowym tranzycji (tm), zaś wejścia zerujące (RESET) wszystkich modułów są ze sobą połączone i wyprowadzone jako zewnętrzne wejście (RESET) zerujące cały układ, natomiast wejścia ustawiające (SET) tych modułów, dla których odpowiadające im miejsca sieci Petriego nie zawierają znakowania początkowego ustawione są w stan wysoki, z kolei wejścia ustawiające pozostałych modułów są ze sobą połączone i wyprowadzone jako zewnętrzne wejście (SET) ustawiające znakowanie początkowe, zgodnie z wynalazkiem charakteryzuje się tym, moduł elektroniczny jest układem asynchronicznym nie wymagającym synchronizowania zewnętrznym sygnałem taktującym, który składa się z dwóch multiplekserów (MUX1. MUX2) o n-bitowych wejściach danych, dwóch komparatorów (CMP1, CMP2) porównujących wartości występujące na dwóch n-bitowych wejściach (A, B), zespołu (AG1) n dwuwejściowych bramek AND, zespołu (OG1) n dwuwejściowych bramek OR, dwóch zespołów (XG1, XG2) n dwuwejściowych bramek XOR, zespołu (FFD) n binarnych przerzutników D, jednego binarnego przerzutnika RS (FRS). jednej n+2 wejściowej bramki NAND (G12), jednej n+1 wejściowej bramki OR (G13), jednej trójwejściowej bramki AND (G11), jednej dwuwejściowej bramki AND (G2), trzech dwuwejściowych bramek OR (G1, G7, G4) oraz sześciu bramek NOT (G3, G5, G6, G8, G9, G10).

Description

Przedmiotem wynalazku jest asynchroniczny elektroniczny układ sterowania procesami równoległymi, przetwarzający sygnały analogowe i binarne, przeznaczony do sterowania procesami dyskretnymi, które dają się zdekomponować na wiele procesów pracujących współbieżnie. Poza tym te procesy dają się opisać za pomocą sieci Petriego, zwanej dalej rozmytą siecią. Układ ten pracuje w pętli sprzężenia zwrotnego.

Znane są elektroniczne układy sterowania taktowane zewnętrznym zegarem, które nadają się do sterowania dyskretnymi procesami równoległymi, w przypadku, gdy wszystkie sygnały będące zmiennymi procesowymi są binarne. Procesy pracujące współbieżnie, opisywane są wtedy za pomocą binarnych sieci Petriego a do interpretacji wszystkich sygnałów wykorzystuje się klasyczną logikę dwuwartościową. Jedną z cech elektronicznych układów sterowania taktowanych zewnętrznym zegarem, jest przyporządkowanie synchronizowanego binarnego przerzutnika typu JK dla każdego miejsca sieci Petriego oraz zwykłej bramki logicznej AND dla każdej tranzycji tej sieci.

Rozmyta sieć Petriego opisująca funkcjonowanie procesów współbieżnych, składa się z połączonych ze sobą miejsc i tranzycji, odzwierciedlając dokładnie prawidłowy przebieg wszystkich po dprocesów w czasie. Miejsca i tranzycje w takiej sieci przyjmują sygnały wejściowe i generują sygnały wyjściowe, z których część a nawet wszystkie mogą mieć charakter analogowy, względnie sygnały te mają reprezentację cyfrową, jednak na co najmniej dwóch bitach. Kluczowe znaczenie dla znanej koncepcji rozmytej sieci Petriego, które mogą opisywać sterowanie złożonymi procesami równoległymi ma fakt, że wartości zmiennych procesowych zawarte są zawsze w pewnym ograniczonym przedziale. Sygnały te mogą być interpretowane jako zdarzenia, które są prawdziwe w pewnym stopniu, będącym liczbą z przedziału [0,1], a nie tylko, w stopniu 0 bądź 1. Interpretacja sygnałów wymaga użycia logiki wielowartościowej, nazywanej logiką rozmytą.

Znany jest sposób implementacji rozmytej sieci Petriego oparty na wykorzystaniu tak zwanych przerzutników rozmytych (fuzzy JK, fuzzy RS), taktowanych zewnętrznym sygnałem zegarowym, których budowa jest dość złożona. Elektroniczny układ sterowania w takim przypadku charakteryzuje się wysokim kosztem przy niewielkiej szybkości działania.

Również znane są z amerykańskiego opisu patentowego nr US4700187A i publikacji międzynarodowej wynalazku nr WO8903138A amerykańskiej firmy Concurrent Logic, Inc. specjalizowane układy scalone zawierające macierz asynchronicznych komórek logicznych, składających się z bramek XOR, C-elementu Millera i programowanych przerzutników. W układach tych można zrealizować wybrane klasy sieci Petriego. Jednak nie da się przy ich użyciu zbudować innego układu sterowania niż binarny.

Poza tym z polskiego zgłoszenia patentowego nr P 394120 znana jest również konstrukcja synchronicznego elektronicznego układu sterowania procesami równoległymi, przeznaczonego do stosowania w przypadku tzw. szybkich procesów sterowania: Istotną cechą tego układu jest to, że odpowiedni efekt sterowania uzyskuje się wówczas, gdy sygnały procesowe zawierają się w przedziale [0, 1], bez wykorzystywania drogich w realizacji przerzutników rozmytych. Synchroniczny elektroniczny układ sterowania procesami równoległymi może być zbudowany z wykorzystaniem ogólnodostępnych struktur FPGA, a także cyfrowych układów dyskretnych na przykład serii CMOS 4000. Może być również zaimplementowany w specjalizowanych układach ASIC.

Jednak wadą synchronicznego elektronicznego układu sterowania procesami równoległy mi - w porównaniu z układami realizowanymi w technice asynchronicznej, bez zewnętrznego sygnału zegarowego jest mniejsza szybkość działania, większa emisja zakłóceń elektromagnetycznych, k onieczność synchronizowania sygnałów wejściowych z sygnałem zegarowym, a także większy pobór mocy, proporcjonalny do częstotliwości taktującej. Warto tu również dodać, że szybkość; działania układów synchronicznych zależy od maksymalnej częstotliwości taktowania, która z kolei ograniczona jest przez czas propagacji najwolniejszego elementu w systemie, a także pewne, zjawiska fizyczne związane z dystrybucją globalnego sygnału zegarowego, takie jak drżenie fazy zegara czy przesunięcia fazowe aktywnego, zbocza sygnału zegarowego, występujące w różnych punktach układu.

Układy asynchroniczne są pozbawione wymienionych wad układów synchronicznych. Przede wszystkim układy realizowane w technice asynchronicznej pozwalają uzyskać większą szybkość działania. Jest to związane z tym, że o szybkości działania całego systemu decydują elementy o średnim czasie propagacji a nie element najwolniejszy, o najdłuższym czasie propagacji. Każdy z takich elementów sytemu asynchronicznego działa z charakterystyczną dla siebie, maksymalną w danych waPL 224 913 B1 runkach, szybkością działania (w systemach synchronicznych wszystkie elementy aktywowane są w momencie wyznaczonym zewnętrznym sygnałem zegarowym). Dodatkową zaletą jest tutaj również zdolność adaptacji układów asynchronicznych do zmiennych warunków zewnętrznych takich jak zmiany „temperatury, czy napięcia zasilającego. Poprawna praca układu synchronicznego w podobnych warunkach byłaby możliwa pod warunkiem uwzględnienia najgorszego przypadku - najdłuższego czasu propagacji, a tym samym obniżenia maksymalnej częstotliwości taktującej.

Projektowanie układów asynchronicznych jest jednak znacznie trudniejsze niż układów synchronicznych. W przypadku układów asynchronicznych konieczne jest eliminowanie między innymi takich zjawisk jak hazard logiczny i wyścigi. Zjawiska te nie mają wpływu na działanie układów synchronicznych. Istotnym problemem w przypadku układów asynchronicznych, jest również niedostatek efektywnych metodologii projektowania i mała dostępność narzędzi wspomagających proces projektowania układów asynchronicznych. Dodatkowa trudność wiąże się z realizacją układów asynchronicznych w typowych, komercyjnych strukturach FPGA (Field Programmable Gate Arrays).

Systemy asynchroniczne implementowane są najczęściej w specjalizowanych układach scalonych VLSI (ASIC). Jednak czas przygotowania takiego specjalizowanego układu scalonego jest dość długi, a koszty z tym związane są znaczące. Układy FPGA, z punktu widzenia inżynierskiego, są bardzo atrakcyjne: oferują możliwość szybkiego prototypowania układów cyfrowych i prowadzenia eksperymentów, przy minimalnych kosztach. Jednakże środowiska projektowe dostarczane przez producentów układów programowalnych służą zasadniczo do projektowania układów synchronicznych. Chociaż możliwa jest specyfikacja układu asynchronicznego przy pomocy języka opisu sprzętu (Verilog lub VHDL) lub za pomocą schematu, to jednak - jak podają producenci - implementacja takiego układu może zawierać hazardy i wyścigi. Powszechnie używane języki opisu sprzętu nie wspierają też typ owych mechanizmów komunikacji stosowanych w układach asynchronicznych. Projektant ma praktycznie bardzo ograniczony wpływ na proces dekompozycji funkcji boole'owskich i rozmieszczania logiki w poszczególnych blokach logicznych układu FPGA. Dodatkowo w układach FPGA występuje pewna nieprzewidywalność czasowa wyników implementacji projektu w strukturze fizycznej (trudno jest z góry przewidzieć wartość opóźnień wnoszonych przez wewnętrzne połączenia pomiędzy poszczególnymi blokami logicznymi). Czynniki te mogą wprowadzać hazard do implementacji danego układu, nawet mimo tego, iż specyfikacja tego układu jest wolna od hazardu.

Oprócz klasycznych, komercyjnych struktur FPGA znane są układy FPGA o specjalnej budowie umożliwiającej realizację układów asynchronicznych. Tego typu układy integrują w swojej strukturze odpowiednie elementy koordynujące oraz charakteryzują się specjalną architekturą pola komutacyjnego, zapewniającą realizację tak zwanych bezpiecznych rozgałęzień izochronicznych, dla których czas propagacji wszystkich gałęzi jest jednakowy. Jednak są to układy praktycznie niedostępne szerszemu gronu projektantów.

Znane są także rozwiązania wykorzystujące do budowy układów asynchronicznych typowe, dostępne w handlu, struktury FPGA. Jednak w takich przypadkach konieczna jest ingerencja projektanta w sposób działania narzędzi rozmieszczania i planowania połączeń dla tych układów.

Asynchroniczny elektroniczny układ sterowania procesami równoległymi, w którym dla każdego miejsca rozmytej sieci Petriego, wraz z tranzycją wejściową i wyjściową dla tego miejsca, przyporządkowany jest jeden moduł elektroniczny, posiadający dwa n-bitowe wejścia odpowiadające tranzycji wejściowej i wyjściowej dla miejsca rozmytej sieci Petriego, n-bitowe wyjście określające stan znakowania w miejscu sieci Petriego, jednobitowe wejścia aktywujące tranzycję wejściową i wyjściową, jednobitowe wyjście informujące o wystąpieniu na n-bitowym wyjściu wyłącznie stanów niskich albo stanów wysokich, wejście zerujące oraz wejście ustawiające, powodujące ustawienie stanów wysokich na n-bitowym wyjściu reprezentującym stan miejsca sieci, zgodnie z wynalazkiem charakteryzuje się tym, że moduł elektroniczny jest układem asynchronicznym, to znaczy niewymagającym synchronizowania zewnętrznym sygnałem taktującym i składa się z dwóch n-bitowych, dwuwejściowych multiplekserów, dwóch komparatorów porównujących wartości występujące na dwóch n-bitowych wejściach, zespołu n dwuwejściowych bramek AND, zespołu n dwuwejściowych bramek OR, dwóch zespołów n dwuwejściowych bramek XOR, zespołu n binarnych przerzutników D, jednego b inarnego przerzutnika RS, jednej n+2 wejściowej bramki NAND, jednej n+1 wejściowej bramki OR, jednej trójwejściowej bramki AND, jednej dwuwejściowej bramki AND, trzech dwuwejściowych bramek OR oraz sześciu bramek NOT. Jego n-bitowe wejścia reprezentujące tranzycję wejściową i wyjściową połączone są z wejściami pierwszego n-bitowego, dwuwejściowego multipleksera, którego wyjście połączone jest z n-bitowym wejściem zespołu n dwuwejściowych bramek AND. Wyjście tego zespołu połączone jest

PL 224 913 B1 z drugimi wejściami drugiego n-bitowego, dwuwejściowego multipleksera oraz pierwszego komparatora, a pierwsze wejścia wspomnianego multipleksera i komparatora są również ze sobą połączone i dołączone do wyjścia pierwszego zespołu n dwuwejściowych bramek XOR. Wyjście drugiego n-bitowego dwuwejściowego multipleksera połączone jest z kolei z n-bitowym wejściem drugiego zespołu n dwuwejściowych bramek XOR. Wyjście tego zespołu połączone jest z n-bitowym wejściem zespołu n bramek OR, wyjście zespołu bramek OR połączone jest z wejściem informacyjnym zespołu n przerzutników typu D oraz drugim wejściem drugiego komparatora. Wyjście zespołu n przerzutników D połączone jest z pierwszym wejściem drugiego komparatora, n-bitowym wejściem pierwszego zespołu n dwuwejściowych bramek XOR, a także z 1...n wejściami n+2 wejściowej bramki NAND, n wejściami n+1 wejściowej bramki OR i jednocześnie stanowi również n- bitowe wyjście modułu miejsca. Wyjście drugiego komparatora połączone jest z wejściem piątej bramki NOT a wyjście n+2 wejściowej bramki NAND połączone jest z wejściem ustawiającym binarnego przerzutnika RS oraz drugim wejściem trzeciej, dwuwejściowej bramki OR. Wyjście n+1 wejściowej bramki OR połączone jest z wejściem zerującym binarnego przerzutnika RS i jednocześnie z drugim wejściem pierwszej, dwuwejściowej bramki OR. Wyjście binarnego przerzutnika RS połączone jest z pierwszym wejściem dwuwejściowej bramki AND i jednocześnie stanowi wyjście asynchronicznego modułu miejsca informujące o wystąpieniu wyłącznie stanów niskich albo wysokich na n-bitowym wyjściu modułu. Wyjście trzeciej dwuwejściowej bramki OR połączone jest z pierwszym wejściem dwuwejściowej bramki AND, z kolei wyjście tej bramki połączone jest z 1-bitowymi wejściami obydwu zespołów n dwuwejściowych bramek XOR oraz wejściem wyboru pierwszego n-bitowego, dwuwejściowego multipleksera. Wejście wyboru drugiego n-bitowego dwuwejściowego multipleksera połączone jest z wyjściem pierwszego komparatora i drugim wejściem drugiej dwuwejściowej bramki OR, natomiast pierwsze wejście tej bramki połączone jest z 1-bitowym wejściem zespołu n dwuwejściowych bramek OR i dołączone do wyjścia szóstej bramki NOT. Wejście szóstej bramki NOT stanowi zewnętrzne wejście asynchronicznego modułu miejsca odpowiedzialne ze ustawienie znakowania początkowego w asynchronicznym module miejsca. Wejście asynchronicznego modułu miejsca aktywujące n-bitowe wejście modułu, odpowiadające tranzycji wejściowej połączone jest z pierwszym wejściem pierwszej dwuwejściowej bramki OR oraz z wejściem czwartej bramki NOT. Z kolei wejście asynchronicznego modułu aktywujące n-bitowe wejście, odpowiadające tranzycji wyjściowej, połączone jest z wejściem pierwszej bramki NOT. Wyjście pierwszej dwuwejściowej bramki OR połączone jest z 1-bitowym wejściem zespołu n dwuwejściowych bramek AND, a wyjście pierwszej bramki NOT dołączone jest do pierwszego wejścia trzeciej, dwuwejściowej bramki OR. Wyjście czwartej bramki NOT połączone jest z n+1 wejściem n+2 wejściowej bramki NAND. Wejścia trójwejściowej bramki AND połączone są kolejno z wyjściem drugiej dwuwejściowej bramki OR, zewnętrznym wejściem zerującym asynchroniczny moduł miejsca oraz wyjściem piątej bramki NOT. Wyjście trójwejściowej bramki AND połączone jest z n+2 wejściem n+2 wejściowej bramki AND, n+1 wejściem n+1 wejściowej bramki OR oraz wejściem zegarowym zespołu n przerzutników typu D. Wejście zerujące asynchroniczny moduł miejsca połączone jest również z wejściem drugiej bramki NOT, której wyjście dołączone jest do wyjścia zerującego zespół n przerzutników typu D.

Asynchroniczny układ sterowania procesami równoległymi zgodny z wynalazkiem, stanowi pr opozycję zrealizowania elektronicznego układu sterowania stosowanego w przypadku tak zwanych szybkich procesów, gdzie odpowiednią szybkość sterowania mogą zapewnić jedynie sterowniki realizowane w sposób sprzętowy. Układ ten może być zrealizowany z wykorzystaniem komercyjnych struktur FPGA i typowych narzędzi projektowych z wykorzystaniem takiego samego procesu projektowania jak dla układów synchronicznych. Nie jest tu wymagana żadna ingerencja projektanta w sposób działania narzędzi rozmieszczania i planowania połączeń, jak ma to miejsce w innych przypadkach, Czas odpowiedzi układu na zmianę sygnałów wejściowych jest bardzo krótki i wynosi maksymalnie kilkanaście nanosekund (lub mniej, zależnie od rodzaju zastosowanych struktur FPGA). Istotnym celem zastosowania opracowanego wynalazku jest uzyskanie odpowiedniego efektu sterowania, gdy sygnały są z przedziału [0,1] bez wykorzystania rozmytych przerzutników, co dotychczas nie było możliwe.

Układ ten może być użyty do sterowania wieloma złożonymi, dyskretnymi procesami równoległymi o wielu zmiennych procesowych zarówno analogowych, jak również binarnych. Ma on tę właściwość, że po zamianie sygnałów analogowych na sygnały binarne, układ sterowania wciąż działa poprawnie bez konieczności przebudowy. Może się tak zdarzyć na przykład po wymianie czujników analogowych na binarne lub po utracie wartości pośrednich na skutek częściowego uszkodzenia czu jnika, lecz przy zachowaniu sygnałów skrajnych. Do zbudowania przedmiotowego układu sterowania

PL 224 913 B1 wystarczają ogólnodostępne elementy cyfrowe, do których należą binarne przerzutniki typu D i RS, komparatory, multipleksery i zwykłe bramki logiczne. Układ ten jest szybki i tani. Asynchroniczny elektroniczny układ sterowania procesami równoległymi zgodny z wynalazkiem, można również zrealizować za pomocą specjalizowanych układów ASIC, a także rekonfigurowanych struktur logicznych FPGA. W przypadku implementacji, asynchronicznego elektronicznego układu sterowania procesami równoległymi w strukturach FPGA, ze względu na specyficzną strukturę asynchronicznego modułu miejsca i wykorzystanie układów asynchronicznych z samotaktowaniem, nie jest wymagana żadna dodatkowa interwencja projektanta w sposób działania narzędzi projektowych, tak jak ma to zazwyczaj miejsce podczas prób implementacji układów, asynchronicznych w strukturach FPGA. W porównaniu z analogiczną wersją układu sterowania procesami równoległymi, synchronizowaną zewnętrznym sygnałem zegarowym, asynchroniczny układ sterowania procesami równoległymi charakteryzuje się brakiem problemów z dystrybucją globalnego sygnału zegarowego, większą szybkością działania, mniejszym poborem mocy, mniejszą emisją zakłóceń elektromagnetycznych a także łatwością łączenia z zewnętrznymi sygnałami wejściowymi gdyż nie jest wymagana synchronizacja tych sygnałów z globalnym sygnałem zegarowym, co jest koniecznością w systemach synchronicznych.

Dla lepszego zobrazowania wynalazku przedstawiono go w schematycznym ujęciu na fig. 1, na której pokazano fragment rozmytej sieci Petriego, natomiast na fig. 2 - schemat implementacji sprzętowej tego fragmentu, a na fig. 3 - schemat asynchronicznego modułu miejsca, który jest zasadniczym elementem składowym asynchronicznego elektronicznego układu sterowania procesami równoległymi.

Jak to przedstawiono na fig. 1, podstawowy fragment rozmytej sieci Petriego zawiera tranzycję z przyporządkowanym do niej sygnałem tm, do której dochodzą sygnały z co najmniej jednego miejsca wejściowego pl _ _m,...., A_i oraz wychodzą sygnały do co najmniej jednego miejsca wyjściowego, Pm₊1,-, Pm₊1 dla tej tranzycji.

Istotą asynchronicznego elektronicznego układu sterowania procesami równoległymi według wynalazku, jak już wcześniej podano jest to, że każdemu miejscu rozmytej sieci Petriego, wraz z tranzycją wejściową i wyjściową dla tego miejsca, przyporządkowany jest jeden moduł elektroniczny, nie wymagający synchronizowania zewnętrznym sygnałem taktującym, zwany asynchronicznym modułem miejsca, tak jak pokazano to na fig. 1 oraz fig. 2.

Asynchroniczny moduł miejsca posiada dwa wejścia nazwane £n oraz tout, odpowiadające tranzycji wejściowej oraz wyjściowej miejsca sieci Petriego, oraz wyjście mp, które odzwierciedla stan znakowania w omawianym miejscu tej sieci. Wymienione wyżej sygnały modułu miejsca występują fizycznie na magistrali o szerokości n bitów. Na fig. 2 i fig. 3 takie magistrale zaznaczono, pogrubioną linią. Oprócz magistral tin, t_sut oraz mp moduł miejsca dysponuje również jednobitowymi sygnałami Ejn, Eout oraz sygnałem wyjściowym M. Sygnały Ejn oraz Eout odpowiadają za aktywację wejść t|n oraz tout, a sygnał M dostarcza informacji o tym, czy znakowanie w danym miejscu sieci Petriego, reprezentowanym w realizacji układowej przez asynchroniczny moduł miejsca, osiągnęło skrajne wartości, to znaczy wszystkie bity na n-bitowej magistrali zostały ustawione w stan wysoki albo wszystkie bity zostały ustawione w stan niski. Oprócz tego moduł miejsca ma również wejście zerujące RESET oraz wejście ustawiające znakowanie początkowe SET.

Działanie asynchronicznego modułu miejsca jest następujące. Załóżmy, że w stanie początkowym na wyjściu mp występuje wartość 0 i wyjście M znajduje się w stanie niskim. Gdy choćby raz wystąpi sytuacja taka, że wejście Ein przyjmie stan wysoki i na wejściu tin pojawi się wartość różna od zera, przy jednoczesnym wyjściu M modułu pozostającym w stanie niskim, wówczas na wyjściu mp asynchronicznego modułu miejsca będzie pojawiać się wartość maksymalna spośród wartości występujących na wejściu tin oraz aktualnej wartości na wyjściu mp. Stan wejścia Ein modułu nie będzie miał wpływu na stan wyjścia mp od momentu gdy wyjście mp przyjmie wartość różną od zera i jednocześnie wyjście M będzie pozostawać w stanie niskim. Wyjście M modułu przejdzie w stan wysoki, gdy na wszystkich, bitach wyjścia mp wystąpią stany wysokie i jednocześnie wejście E^ znajdzie się w stanie niskim. Na wyjściu mp modułu będzie pojawiać się wartość minimalna spośród obecnych na wyjściu mp oraz wejściu po zanegowaniu wszystkich bitów tego wyjścia, gdy choćby raz wystąpi sytuacja taka, że wejście Eout znajdzie się w stanie niskim i na wejściu wystąpi wartość różna od zera, przy jednoczesnym stanie wysokim utrzymującym się na wyjściu M. Stan wejścia Eout będzie ignorowany, podczas jednocześnie występującego stanu wysokiego na wyjściu M od momentu, gdy choćby na jednym bicie wejścia tout pojawi się stan wysoki. Wyjście M modułu przejdzie ze stanu wysokiego do

PL 224 913 B1 niskiego, gdy na wyjściu mp modułu pojawi się wartość 0. W pozostałych, nieopisanych przypadkach, stan wyjść asynchronicznego modułu miejsca nie będzie ulegał zmianie.

Asynchroniczny moduł miejsca, o n-bitowej szerokości magistral tn Yt oraz mp, pokazany na fig. 3, zbudowany jest w oparciu o standardowe, ogólnodostępne elementy cyfrowe. Składa się on z dwóch multiplekserów MUX1 i MUX2 o n-bitowych wejściach danych, dwóch komparatorów CMP1, CMP2 porównujących wartości występujące na dwóch n-bitowych wejściach, zespołu AG1 n dwuwejściowych bramek AND, zespołu OG1 n dwuwejściowych bramek OR, dwóch zespołów XG1, XG2 n dwuwejściowych bramek XOR, zespołu FFD n binarnych przerzutników D typu, jednego binarnego przerzutnika RS FRS, jednej n+2 wejściowej bramki NAND G12, jednej n+1 wejściowej bramki OR G13, jednej trójwejściowej bramki AND G11, jednej dwuwejściowej bramki AND G2, trzech dwuwejściowych bramek OR G1, G7, G4 oraz sześciu bramek NOT G3, G5, G6, G8, G9, G10.

Wejście £n połączone jest z wejściem A multipleksera MUX1, a wejście Yt z wejściem B tego multipleksera. Wyjście Y multipleksera MUX1 połączone jest z n-bitowym wejściem zespołu AG1 n dwuwejściowych bramek AND, którego wyjście połączone jest z wejściem B multipleksera MUX2 oraz wejściem B komparatora GMP1. Wejścia A multipleksera MUX1 i komparatora CMP1 są ze sobą połączone i dołączone do wyjścia zespołu XG1 n dwuwejściowych bramek XOR. Wyjście Y multipleksera MUX2 połączone jest z kolei z n-bitowym wejściem zespołu XG2 n dwuwejściowych bramek XOR, którego wyjście połączone jest z n-bitowym wejściem zespołu OG1 n bramek OR. Wyjście zespołu OG1 połączone jest z wejściem informacyjnym D zespołu FFD n przerzutników typu D oraz wejściem B komparatora CMP2. Wyjście Q zespołu FFD n przerzutników D połączone jest z wejściem A komparatora CMP2, n-bitowym wejściem zespołu XG1 n dwuwejściowych bramek XOR, a także n wejściami n+2 wejściowej bramki NAND G12, n wejściami n+1 wejściowej bramki OR G13 i jednocześnie stanowi również n-bitowe wyjście mp asynchronicznego modułu miejsca. Wyjście Y komparatora CMP2 połączone jest z wejściem bramki NOT G8, a wyjście n+2 wejściowej bramki NAND G12 połączone jest z wejściem ustawiającym S binarnego przerzutnika RS FRS oraz z drugim wejściem bramki OR G7, Wyjście n+1 wejściowej bramki OR G13 połączone, jest z wejściem zerującym R binarnego przerzutnika RS FRS i jednocześnie z drugim wejściem bramki OR G1. Wyjście Q binarnego przerzutnika RS FRS połączone jest z pierwszym wejściem bramki AND G2 i jednocześnie stanowi wyjście M asynchronicznego modułu miejsca informujące o wystąpieniu wyłącznie stanów niskich lub wysokich na n-bitowym wyjściu mp modułu. Wyjście bramki OR G7 połączone jest z pierwszym wejściem bramki AND G2, której wyjście połączone jest z 1-bitowymi wejściami obydwu zespołów XG1 i XG2 n dwuwejściowych bramek XOR oraz wejściem wyboru pierwszego SE multipleksera MUX1. Wejście wyboru SE multipleksera MUX2 połączone jest z kolei z wyjściem Y komparatora CMP1 i drugim wejściem bramki OR G4. Pierwsze wejście tej bramki połączone jest z 1-bitowym wejściem zespołu OG1 n dwuwejściowych bramek OR i dołączone do wyjścia bramki NOT G3. Wejście bramki G3 stanowi zewnętrzne wejście SET, odpowiedzialne za ustawienie znakowania początkowego w asynchronicznym module miejsca. Wejście Eh asynchronicznego modułu miejsca, aktywujące n-bitowe wejście tjn modułu, odpowiadające tranzycji wejściowej, połączone jest z pierwszym wejściem bramki OR G1 oraz z wejściem, bramki NOT G9. Z kolei wejście Eout asynchronicznego modułu miejsca, aktywujące n-bitowe wejście Yt, odpowiadające tranzycji wyjściowej, połączone jest z wejściem bramki NOT G6. Wyjście bramki G6 połączone jest z pierwszym wejściem bramki G7. Wyjście tej bramki połączone jest z kolei z 1-bitowym wejściem zespołu AG1 n dwuwejściowych bramek AND. Wyjście bramki NOT G9 połączone jest z n+1 wejściem n+2 wejściowej bramki NAND G12. Wejścia trójwejściowej bramki AND G11 połączone są kolejno z wyjściem bramki OR G4, zewnętrznym wejściem RESET zerującym asynchroniczny moduł miejsca oraz wyjściem bramki NOT G8. Wyjście trójwejściowej bramki AND G11 połączone jest z n+2 wejściem n+2 wejściowej bramki NAND G12, n+1 wejściem n+1 wejściowej bramki OR G13 oraz wejściem zegarowym zespołu FFD n przerzutników typu D. Wejście RESET zerujące asynchroniczny moduł miejsca połączone jest również z wejściem bramki NOT G5, której wyjście dołączone jest do wejścia zerującego CLR zespół FFD n przerzutników typu D. Zespoły XG1, XG2, AG1, OG1 n dwuwejściowych bramek XOR, AND i OR mają następującą strukturę: pierwsze wejścia każdej z bramek zespołu tworzą magistralę stanowiącą n-bitowe wejście zespołu, drugie wejścia wszystkich bramek są ze sobą połączone i to połączenie jest jednocześnie 1-bitowym wejściem zespołu, podobnie wyjścia wszystkich bramek tworzą magistralę będącą n-bitowym wyjściem zespołu.

Asynchroniczny moduł miejsca zbudowany jest w oparciu o ideę lokalnego wytwarzania impulsu zegarowego (klasa układów asynchronicznych z samotaktowaniem - selfclockecf). Impuls zegarowy taktujący zespół FFD n przerzutników typu D wytwarzany jest w obwodzie z bramką AND G11, tylko

PL 224 913 B1 wówczas gdy potrzebna jest zmiana wyjścia modułu. Sytuacja taka zachodzi, gdy na wyjściu komparatora CMP2 pojawia się stan wysoki. Jednak do wytworzenia impulsu zegarowego brany jest również pod uwagę sygnał wyjściowy z komparatora CMF2. Szczegółowa analiza modelu czasowego tak skonstruowanego asynchronicznego modułu miejsca pokazuje, że sygnał pobierany z wyjścia komparatora CMP2 pełni kluczową rolę w eliminacji wpływu potencjalnego wystąpienia zjawiska hazardu logicznego w obydwu komparatorach na działanie całego modułu.

Dla przykładu rozważmy sytuację, gdy na wyjściu mp modułu występuje wartość różna od zera oraz wyjście M znajduje się w stanie niskim. Pojawianie się na wejściu tin wartości większej od występującej na wyjściu mp, niezależnie od stanu wejścia Ein, spowoduje, wystąpienie stanu wysokiego na wyjściu Y komparatora CMP1, a tym samym wartość z wejścia tin pojawi się również na wyjściu Y multipleksera MUX2. Wartość ta, po przejściu przez zespoły bramek XOR XG2 oraz OR OG1 wystąpi jednocześnie na wejściu informacyjnym D zespołu FFD n przerzutników typu D oraz wejściu B komparatora CMP2. Wyjście Y komparatora CMP2 przejdzie tym samym w stan niski, ze względu na fakt, że wartości występujące na obydwu wejściach komparatora będą różne. Załączenie komparatora CMP1 oraz wyłączenie komparatora CMP2, podczas występowania na wejściu zerującym RESET nieaktywnego poziomu wysokiego, spowoduje pojawienie się stanu wysokiego na wyjściu bramki AND G11, a tym samym wystąpienie zbocza narastającego na wejściu zegarowym zespołu FFD n przerzutników typ D. Zbocze to z kolei spowoduje przepisanie wartości obecnej, na wejściu D zespołu FFD przerzutników typu D na wyjście Q tego zespołu i aktualizację stanu wyjścia asynchronicznego modułu miejsca. Przepisanie stanu wejścia na wyjście zespołu FFD n przerzutników D skutkuje również załączeniem komparatora CMP2 (wartości obecne na obydwu wejściach komparatora będą takie same). Wysoki stan wyjścia Y komparatora CMP2, po przejściu poprzez bramkę NOT G8, wyłączy bramkę AND G11 i spowoduje powrót sygnału taktującego zespół FFD n przerzutników D do poziomu niskiego.

Zmiana stanu wyjścia M modułu z niskiego na, wysoki nastąpi wtedy, gdy na wszystkich bitach wyjścia mp modułu pojawią się stany wysokie i jednocześnie wejście Ejn powróci do stanu niskiego. Wówczas, gdy jednocześnie na wejściu Eout wystąpi stan niski, wyjście mp modułu będzie reagowało wyłącznie na zmiany stanu na wejściu t^. Stan wysoki na wyjściu M modułu, a tym samym na wyjściu bramki AND G2 (jednakże pod warunkiem, że Eout będzie w stanie niskim lub na którymś z bitów wyjścia mp wystąpi stan niski) spowoduje również, że na n-bitowym wyjściu zespołów bramek XOR XG1 i XG2 będzie teraz występować negacja stanu n-bitowego wejścia zespołu. Skutek tego będzie taki, że lokalny impuls zegarowy na bramce AND G11 zostanie wytworzony wtedy, gdy wartość występująca na wejściu tout, po zanegowaniu wszystkich bitów, będzie mniejsza od wartości występującej na wyjściu mp modułu.

Prawidłowe działanie asynchronicznego modułu miejsca wymaga, by następna zmiana stanów na wejściach tin lub tout występowała nie wcześniej niż sygnał na bramce AND G11 powróci do stanu niskiego, a tym samym wyjście mp modułu osiągnie stan stabilny. Oznacza to, że asynchroniczny moduł miejsca pracuje z ograniczeniem do tzw. podstawowego trybu pracy. Ale nie nakłada się żadnych ograniczeń co do ilości bitów na wejściu, które jednocześnie mogą się zmieniać w danym czasie (klasa układów asynchronicznych z możliwą wielokrotną zmianą stanu wejścia).

Realizacja układowa fragmentu rozmytej sieci Petriego, pokazanego na fig. 1, wymaga zastąpienia każdego miejsca sieci, opisanym wyżej asynchronicznym modułem miejsca, w sposób pokazany na fig. 2. Wspólne połączenie wejść tin dla wszystkich modułów ../ _ _± odpowiadających miejscom wejściowym sieci, a także wejść tout dla wszystkich modułów p)_l+x,..., p/ _x, reprezentujących miejsca wejściowe sieci, stanowi sygnał tranzycji t_m rozważanego fragmentu rozmytej sieci Petriego. Spełnienie warunku przygotowania tej tranzycji do aktywacji wymaga obliczenia iloczynu logicznego z wszystkich sygnałów M pochodzących z asynchronicznych modułów miejsc odpowiadających miejscom wejściowym tranzycji. Iloczyn ten układowo realizowany jest przez wielowejściową bramkę AND. Sygnał z wyjścia tej bramki podawany jest następnie na wejścia aktywujące Ein wszystkich modułów odpowiadających miejscom wyjściowym tranzycji, a jego negacja na wejścia aktywujące Eout wszystkich modułów reprezentujących miejsca wejściowe. Sygnały zerujące RESET, wszystkich asynchronicznych modułów miejsca, są ze sobą połączone i stanowią zewnętrzne wejścia zerujące asynchronicznego elektronicznego układu sterowania procesami równoległymi. Sygnały ustawiające SET dla modułów miejsc, które powinny zawierać znakowanie początkowe, również stanowią zewnętrzne dedykowane wejście całego układu. Dla pozostałych modułów wejścia te są ustawiane w nieaktywny stan wysoki.

Claims (1)

1. Asynchroniczny elektroniczny układ sterowania procesami równoległymi, w którym dla każdego miejsca rozmytej sieci Petriego, wraz z tranzycją wejściową i wyjściową dla tego miejsca, przyporzą dkowany jest jeden moduł elektroniczny (AMM), posiadający dwa n-bitowe wejścia (t^, tout) odpowiadające tranzycji wejściowej i wyjściowej dla miejsca rozmytej sieci Petriego, n-bitowe wyjście (mp) określające stan znakowania w miejscu sieci Petriego, jednobitowe wejścia (En Eout) aktywujące tranzycję wejściową i wyjściową, jednobitowe wyjście (M) informujące o wystąpieniu na n-bitowym wyjściu (mp) wyłącznie stanów niskich albo stanów wysokich, wejście zerujące (RESET) oraz wejście ustawiające (SET), powodujące ustawienie stanów wysokich na n-bitowym wyjściu (mp), przy czym wejścia (tin) wszystkich modułów (AMM) odpowiadających miejscom wyjściowym ( pi+_n ..pi+J tranzycji, a także, wejścia (tout) wszystkich modułów (AMM) odpowiadających miejscom wejściowym (pi_ _i ,....pi^), tranzycji są ze sobą połączone i stanowią wejście realizowanej tranzycji (t_m), natomiast wyjścia (M) informujące o wystąpieniu wyłącznie stanów niskich albo stanów wysokich, na n-bitowym wyjściu modułu dla wszystkich modułów (AMM) odpowiadających miejscom wejściowym (pi_₁₍ pi^) realizowanej tranzycji (t_m) są połączone z wejściami wielowejściowej bramki AND, której wyjście połączone jest z wejściami (E^) aktywującymi tranzycję wejściową (t^) dla wszystkich modułów (AMM) odpowiadających miejscom wyjściowym (pi+_i, ..., pi_+i) tranzycji (t_m) oraz z wejściem bramki NOT, z kolei wyjście bramki NOT połączone jest z wejściami (Eout) aktywującymi tranzycję wyjściową (tout) dla wszystkich modułów (AMM) odpowiadających miejscom wejściowym (pi _ _i tranzycji (t_m), zaś wejścia zerujące (RESET) wszystkich modułów (AMM) są ze sobą połączone i wyprowadzone jako zewnętrzne wejście (RESET) zerujące cały układ, natomiast wejścia ustawiające (SET) tych modułów, dla których odpowiadające im miejsca sieci Petriego zawierają znakowanie początkowe, są ze sobą połączone i wyprowadzone jako zewnętrzne wejście (SET) ustawiające to znakowanie początkowe, a z kolei wejścia ustawiające pozostałych modułów ustawione są w stan wysoki (H), znamienny tym, że moduł elektroniczny (AMM) jest układem asynchronicznym, który składa się z dwóch multiplekserów (MUX1, MUX2) o n-bitowych wejściach danych, dwóch komparatorów (CMP1, CMP2) porównujących wartości występujące na dwóch n-bitowych wejściach (A, B), zespołu (AG1) n dwuwejściowych bramek AND, zespołu (OG1) n dwuwejściowych bramek OR, dwóch zespołów (XG1, xG2) n dwuwejściowych bramek XOR, zespołu (FFD) n binarnych przerzutników D, jednego binarnego przerzutnika RS (FRS), jednej n+2 wejściowej bramki NAND (G12), jednej n+1 wejściowej bramki OR (G13), jednej trójwejściowej bramki AND (G11), jednej dwuwejściowej bramki AND (G2), trzech dwuwejściowych bramek OR (G1, G7, G4) oraz sześciu bramek NOT (G3, G5, G6, G8, G9, G10), a jego wejście (t_in) połączone jest z wejściem (A) multipleksera (MUX1), a wejście (tout) z wejściem (B) tego multipleksera, wyjście (Y) multipleksera (MUX1) połączone jest z n-bitowym wejściem zespołu (AG1) n dwuwejściowych bramek AND, którego wyjście połączone jest z wejściem (B) multipleksera (MUX2) oraz wejściem (B) komparatora (CMP1), wejścia (A) multipleksera (MUX1) i komparatora (CMP1) są ze sobą połączone i dołączone do wyjścia zespołu (XG1) n dwuwejściowych bramek XOR, wyjście (Y) multipleksera (MUX2) połączone jest z kolei z n-bitowym wejściem zespołu (XG2) n dwuwejściowych bramek XOR, którego wyjście połączone jest z n-bitowym wejściem zespołu (OG1) n dwuwejściowych bramek OR, wyjście zespołu (OG1) połączone jest z wejściem informacyjnym (D) zespołu (fFd) n przerzutników typu D oraz wejściem (B) komparatora (CMP2), z kolei wyjście (Q) zespołu (FFD) n przerzutników D połączone jest z wejściem (A) komparatora (CMP2), n-bitowym wejściem zespołu (XG1) n, dwuwejściowych bramek XOR, a także z n wejściami n+2 wejściowej bramki NAND (G12) oraz n wejściami n+1 wejściowej bramki OR (G13) i jednocześnie stanowi również n-bitowe wyjście (mp) modułu (AMM), natomiast wyjście (Y) komparatora (CMP2) połączone jest z wejściem bramki NOT (G8), a wyjście n+2 wejściowej bramki NAND (G12) połączone jest z wejściem ustawiającym (S) binarnego przerzutnika RS (FRS) oraz z drugim wejściem, bramki OR (G7), wyjście n+1 wejściowej bramki OR (G13) połączone jest z wejściem zerującym (R) binarnego przerzutnika RS (FRS) i jednocześnie z drugim wejściem bramki OR (G1), której wyjście połączone jest z 1-bitowym wejściem zespołu (AG1) n dwuwejściowych bramek AND, z kolei wyjście (Q) binarnego przerzutnika RS (FRS) połączone jest z pierwszym wejściem bramki AND (G2) i jednocześnie stanowi wyjście (M) modułu (AMM) informujące o wystąpieniu wyłącznie stanów niskich lub wysokich na n-bitowym wyjściu (mp) modułu, wyjście bramki OR (G7) połączone jest z pierwszym wejściem bramki AND (G2), której wyjście połączone jest z 1-bitowymi wejściami obydwu zespołów (XG1) i (XG2) n dwuwejściowych bramek XOR oraz wejściem wyboru (SE) pierwszego multipleksera (MUX1), wejście wyboru (SE) multiPL 224 913 B1 pleksera (MUX2) połączone jest z kolei z wyjściem (Y) komparatora (CMP1) i drugim wejściem bramki OR (G4), natomiast pierwsze wejście tej bramki połączone jest z 1-bitowym wejściem zespołu (OG1) n dwuwejściowych bramek OR i dołączone do wyjścia bramki NOT (G3), wejście bramki (G3) stanowi zewnętrzne wejście (SET), odpowiedzialne za ustawienie stanów wysokich na n-bitowym wyjściu (mp) modułu (AMM), wejście (E^) modułu (AMM), aktywujące n-bitowe wejście (tin) modułu, odpowiadające tranzycji wejściowej, połączone jest z pierwszym wejściem bramki OR (G1) oraz z wejściem bramki NOT (G9), z kolei wejście (Eout) asynchronicznego modułu miejsca, aktywujące n-bitowe wejście (tout), odpowiadające tranzycji wyjściowej, połączone jest z wejściem bramki NOT (G6), której wyjście połączone jest z pierwszym wejściem bramki (G7), wyjście tej bramki połączone jest z drugim wejściem bramki AND (G2), wyjście bramki NOT (G9) połączone jest z n+1 wejściem n+2 wejściowej bramki NAND (G12), natomiast wejścia trójwejściowej bramki AND (G11) połączone są kolejno z wyjściem bramki OR (G4), zewnętrznym wejściem (RESET) zerującym moduł (AMM) oraz wyjściem bramki NOT (G8), wyjście trójwejściowej bramki AND (G11) połączone jest z n+2 wejściem n+2 wejściowej bramki NAND (G12), n+1 wejściem n+1 wejściowej bramki OR (G13) oraz wejściem zegarowym zespołu (FFD) n przerzutników typu D, wejście (RESET) zerujące moduł (AMM) miejsca połączone jest również z wejściem bramki NOT (G5), której wyjście dołączone jest do wejścia zerującego (CLR) zespół (FFD) n przerzutników typu D.