PL221102B1 - Sposób generacji sygnału pseudolosowego - Google Patents

Description

Opis wynalazku

Przedmiotem wynalazku jest sposób generacji sygnału pseudolosowego stosowany zwłaszcza do generowania ciągów pseudolosowych lub do szyfrowania danych.

Znany jest sposób generacji sygnału pseudolosowego na podstawie literatury patentowej, np. z japońskiego opisu zgłoszenia patentowego nr JPS62186330A (AGENCY IND SCIENCE TECHN, 1987-08-14). Polega on na tym, że wybrane fragmenty słów sumuje się w ramach słów, a za pomocą wyników tych sumowań modyfikuje się poszczególne słowa przez dołączanie wyników sumowań do poszczególnych słów, przy czym wybrane fragmenty słów modyfikuje się w ramach słowa zgodnie z funkcjami rejestrów ze sprzężeniami. Ponadto inne wybrane fragmenty słów poddaje się działaniom nieliniowym i zapamiętuje się je jako nowe słowa. Natomiast zapamiętane fragmenty nowych słów wprowadza się w miejsce fragmentów jeszcze innych wybranych fragmentów słów pierwotnych za pomocą funktorów Ex-OR.

Znany jest w technice, np. z publikacji X. Zhang, C.-I. H. Chen, A. Chakravarthy, „Structure Design and Optimization of 2-D LFSR-Based Multisequence Test Generator in Built-In Self-Test”, IEEE Transactions on Instrumentation and Measurement, Vol. 57, No. 3, IEEE, Los Alamitos, California, 2008, sposób generacji sygnału pseudolosowego polegający na tym, że wybrane fragmenty wybranych słów sumuje się, a za pomocą wyników tych sumowań modyfikuje się poszczególne słowa poprzez dołączanie wyników sumowań do poszczególnych słów, przy czym wybrane fragmenty wybranych słów modyfikowane są zgodnie z funkcjami rejestrów ze sprzężeniami.

Istota sposobu według wynalazku polega na tym, że wybrane fragmenty słów układa się w nowe słowa wchodzące w skład pionowych rejestrów, oraz że w nowych krokach, za pośrednictwem dodatkowych sygnałów sterujących z dodatkowych wyjść układu sterującego, modyfikuje się nowe słowa przeprowadzając na nich działanie zgodnie z funkcjami zadawanymi przez pionowe rejestry ze sprzężeniami. Wynalazek umożliwia modyfikację zawartości elementów pamięciowych rejestrów ze sprzężeniami na podstawie elementów pamięciowych innych rejestrów ze sprzężeniami.

Wynalazek jest bliżej objaśniony przykładowo na podstawie rysunku, na którym fig. 1 przedstawia schemat blokowy generatora pseudolosowego bez uwzględnienia połączeń w rejestrach ze sprzężeniem generatora, fig. 2 przedstawia kompletny schemat blokowy pierwszego rejestru ze sprzężeniem generatora z fig. 1, fig. 3 przedstawia kompletny schemat blokowy drugiego rejestru ze sprzężeniem generatora z fig. 1, fig. 4 przedstawia kompletny schemat blokowy trzeciego rejestru ze sprzężeniem generatora z fig. 1, fig. 5 przedstawia kompletny schemat blokowy czwartego rejestru ze sprzężeniem generatora z fig. 1, a fig. 6 - kompletny schemat blokowy piątego rejestru ze sprzężeniem generatora z fig. 1, fig. 7 przedstawia dwa rejestry ze sprzężeniem modyfikowane przy pomocy trzeciego pionowego rejestru ze sprzężeniem, fig. 8 przedstawia cykl trzy-bitowego rejestru ze sprzężeniem z fig. 7, fig. 9 przedstawia cykl cztero-bitowego rejestru ze sprzężeniem z fig. 7, a fig. 10 przedstawia cykl pionowego rejestru ze sprzężeniem z fig. 7.

Układ przedstawiony na fig. 7 jest uproszczoną wersją układu z fig. 1, tak aby prosto wyjaśnić sposób według wynalazku.

Zgodnie ze sposobem, w trzecim kroku generacji sygnału k3 modyfikuje się, wynikającą z bieżącej wartości komórki pamięciowej P'w12 rejestru ze sprzężeniami FR'1, logiczną wartość 1 będącą fragmentem słowa (0,1,1) odpowiadającego stanowi S3 na logiczną wartość 1, która nie powoduje zmiany słowa (0,1,1) i odpowiadającego temu słowu stanu S3; jednocześnie modyfikuje się, wynikającą z bieżącej wartości komórki pamięciowej P'w21 rejestru ze sprzężeniami FR'2, logiczną wartość 1 będącą fragmentem słowa (1,1,1,0) odpowiadającego stanowi R3, na logiczną wartość 0, wskutek czego, w kroku tym, w rejestrze ze sprzężeniami PR'2 stan R3 odpowiadający słowu (1,1,1,0) przechodzi w stan R7 odpowiadający słowu (0,1,1,0); przy czym sposób modyfikacji tych fragmentów słów wynika z cyklu pionowego rejestru ze sprzężeniem FR'-1 zawierającego elementy pamięciowe P'w21 i P'w12 rejestrów ze sprzężeniem FR'2 i FR'1 oraz element pamięciowy P'3, w którym po stanie T2 i słowie (1,1,0) następuje stan T3 i słowo (0,1,1).

W piątym kroku generacji sygnału k5 modyfikuje się, wynikającą z bieżącej wartości komórki pamięciowej P'w12 rejestru ze sprzężeniami FR'1 logiczną wartość 0 będącą fragmentem słowa (1,0,0) odpowiadającego stanowi S4, na logiczną wartość 1, wskutek czego stan R4 odpowiadający słowu (1,0,0) przechodzi w stan S6 odpowiadający słowu (1,1,0); jednocześnie modyfikuje się, wynikającą z bieżącej wartości komórki pamięciowej P'w21 rejestru ze sprzężeniami FR'2, logiczną wartość 0 będącą fragmentem słowa (0,1,1,1) odpowiadającego stanowi R8, na logiczną wartość 1, wskuPL 221 102 B1 tek czego stan ten przechodzi w stan R4 odpowiadający słowu (1,1,1,1); przy czym sposób modyfikacji wynika z cyklu pionowego rejestru ze sprzężeniem FR'-I zawierającego elementy pamięciowe P'w21, P'w12 i P'3, w którym po stanie T5 i słowie (0,0,1) następuje stan T6 i słowo (1,1,1).

Układ przedstawiony na fig. 1 zawiera zestaw pięciu rejestrów ze sprzężeniem FR1, FR2, FR3, FR4 i FR5.

Pierwszy rejestr ze sprzężeniem FR1 zawiera siedem elementów pamięciowych P11, Pw12, Pw13, P14, Pw15, P16 i Pw17 które, jak to jest przedstawione na fig. 2 połączone są ze sobą kolejno w szereg, tak że wyjście poprzedniego w kolejności elementu pamięciowego połączone jest z wejściem następnego. Do pierwszego w szeregu elementu pamięciowego P11 dołączone jest wyjście sumatora F1X, który sumuje sygnały dołączonych do niego elementów pamięciowych Pw12, Pw13 i Pw17. Pierwszy rejestr ze sprzężeniem FR1 jest rejestrem przesuwnym z liniowym sprzężeniem zwrotnym Fibonacciego, LFSR.

Drugi rejestr ze sprzężeniem FR2 zawiera pięć elementów pamięciowych Pw21, P22, P23, P24 i Pw25 w którym, jak to jest przedstawione na fig. 3, ostatnie trzy elementy pamięciowe P23, P24 i Pw25 połączone są ze sobą kolejno tworząc szereg, natomiast pomiędzy elementami Pw21 i P22 oraz pomiędzy P22 i P23 włączone są sumatory F2X1 i F2X2. Wyjście ostatniego w szeregu elementu pamięciowego Pw25 dołączone jest do sumatorów F2X1 i F2X2 i do pierwszego w szeregu elementu pamięciowego Pw21. Drugi rejestr ze sprzężeniem FR2 jest rejestrem przesuwnym z liniowym sprzężeniem zwrotnym Galois, Galois LFSR.

Trzeci rejestr ze sprzężeniem FR3 zawiera osiem elementów pamięciowych Pw31, P32, P33, Pw34, P35, Pw36, P37 i Pw38 które, jak to jest przedstawione na fig. 4, połączone są ze sobą kolejno w szereg, tak że wyjście poprzedniego w kolejności elementu pamięciowego połączone jest z wejściem następnego. Do pierwszego w szeregu elementu pamięciowego Pw31 dołączone jest wyjście sumatora F3S, który sumuje sygnały dołączonych do niego elementów pamięciowych P33 i Pw38 oraz zawartość dołączonej do niego pamięci przeniesienia F3M. Trzeci rejestr ze sprzężeniem FR3 jest rejestrem ze sprzężeniem zwrotnym Fibonacciego z przeniesieniem, FCSR.

Czwarty rejestr ze sprzężeniem FR4 zawiera cztery elementy pamięciowe P41, Pw42, Pw43 i P44 które, jak to jest przedstawione na fig. 5, połączone są ze sobą kolejno w szereg, tak że wyjście poprzedniego w kolejności elementu pamięciowego połączone jest z wejściem następnego. Do pierwszego w szeregu elementu pamięciowego P41 dołączone jest wyjście sumatora F4X, a jego wejścia połączone są do elementów pamięciowych Pw42 i P44. Czwarty rejestr ze sprzężeniem FR4 jest rejestrem przesuwnym z liniowym sprzężeniem zwrotnym Fibonacciego, LFSR.

Piąty rejestr ze sprzężeniem FR5 zawiera pięć elementów pamięciowych P51, Pw52, Pw53, P54 i Pw55 w którym, jak to jest przedstawione na fig. 6, ostatnie trzy elementy pamięciowe Pw53, P54 i Pw55 połączone są ze sobą kolejno tworząc szereg, natomiast pomiędzy elementami P51, i Pw52 oraz pomiędzy Pw52 i Pw53 włączone są sumatory F5S1 i F5S2. Wyjście ostatniego w tym rejestrze elementu pamięciowego Pw55 dołączone jest do sumatorów F5S1 i F5S2 i do pierwszego w rejestrze elementu pamięciowego P51. Do każdego sumatora F5S1 i F5S2 dołączona jest jego własna pamięć przeniesienia F5M1 i F5M2. Piąty rejestr ze sprzężeniem FR5 jest rejestrem ze sprzężeniem zwrotnym Galois z przeniesieniem, Galois FCSR.

Niektóre elementy pamięciowe, jak to jest przedstawione na fig. 1, zostały wybrane do utworzenia pionowych rejestrów ze sprzężeniem. Dla pierwszego pionowego rejestru ze sprzężeniem FR-I zostały wybrane elementy pamięciowe Pw12, Pw31, Pw42 i Pw52. Dla drugiego pionowego rejestru ze sprzężeniem FR-II zostały wybrane elementy pamięciowe Pw13, Pw21, Pw34, Pw43 i Pw53. Dla trzeciego pionowego rejestru ze sprzężeniem FR-III zostały wybrane elementy pamięciowe Pw15, Pw36 i Pw55. Dla czwartego pionowego rejestru ze sprzężeniem FR-IV zostały wybrane elementy pamięciowe Pw17, Pw25 i Pw38.

W pierwszym pionowym rejestrze ze sprzężeniem FR-I wybrane elementy pamięciowe Pw12 Pw31, Pw42 i Pw52 połączone są ze sobą kolejno w szereg, tak że wyjście poprzedniego w kolejności elementu pamięciowego połączone jest z wejściem następnego. Do pierwszego w szeregu wybranego elementu pamięciowego Pw52 dołączone jest wyjście sumatora XOR, który sumuje sygnały dołączonych do niego wybranych elementów pamięciowych Pw12 i Pw31. Pierwszy pionowy rejestr ze sprzężeniem FR-I jest rejestrem przesuwnym z liniowym sprzężeniem zwrotnym Fibonacciego, LFSR.

W drugim pionowym rejestrze ze sprzężeniem FR-II pierwsze trzy wybrane elementy pamięciowe Pw13, Pw21, Pw34 połączone są ze sobą kolejno tworząc szereg, natomiast pomiędzy elementami Pw34 i Pw43 oraz pomiędzy Pw43 i Pw53 włączone są sumatory XOR1 i XOR2. Wyjście ostatnie4

PL 221 102 B1 go w szeregu wybranego elementu pamięciowego, Pw53 dołączone jest do sumatorów XOR1 i XOR2 i do pierwszego w szeregu wybranego elementu pamięciowego Pw13. Drugi pionowy rejestr ze sprzężeniem FR-II jest rejestrem przesuwnym z liniowym sprzężeniem zwrotnym Galois, Galois LFSR.

W trzecim pionowym rejestrze ze sprzężeniem FR-III wybrane elementy pamięciowe Pw15, Pw36 i Pw55 połączone są ze sobą kolejno w szereg, tak że wyjście poprzedniego w kolejności elementu pamięciowego połączone jest z wejściem następnego. Do pierwszego w szeregu wybranego elementu pamięciowego Pw55 dołączone jest wyjście sumatora SUM, który sumuje sygnały dołączonych do niego wybranych elementów pamięciowych Pw15 i Pw36 oraz zawartość dołączonej do niego pamięci przeniesienia M. Trzeci pionowy rejestr ze sprzężeniem FR-III jest rejestrem ze sprzężeniem zwrotnym Fibonacciego z przeniesieniem, FCSR.

W czwartym pionowym rejestrze ze sprzężeniem FR-IV pierwsze dwa wybrane elementy pamięciowe Pw17 i Pw25 połączone są ze sobą, a pomiędzy elementami Pw25 i Pw38 włączony jest sumator SUM2. Wyjście ostatniego w tym rejestrze wybranego elementu pamięciowego Pw38 dołączone jest do sumatora SUM2 i do pierwszego w rejestrze wybranego elementu pamięciowego Pw17. Do sumatora SUM2 dołączona jest pamięć przeniesienia M. Czwarty pionowy rejestr ze sprzężeniem FR-IV j est rejestrem ze sprzężeniem zwrotnym Galois z przeniesieniem, Galois FCSR.

Elementy pamięciowe wybrane do każdego pionowego rejestru ze sprzężeniem FR-I, FR-II, FR-III i FR-IV dołączone są do wejść W1, W2, W3 i W4 układu sterującego US przyporządkowanych kolejno do każdego pionowego rejestru ze sprzężeniem. Do wyjść rejestrów ze sprzężeniem FR1, FR2, FR3, FR4 i FR5 dołączony jest układ wyjściowy UW, który może realizować różne funkcje wyjściowe.

Jak to przedstawia fig. 7, trzy-bitowy rejestr ze sprzężeniem FR'1 zawiera trzy elementy pamięciowe P’11, P'w12 i P'13, cztero-bitowy rejestr ze sprzężeniem FR'2 zawiera cztery elementy pamięciowe P'w21, P'22, P'23 i P'24 oraz pomiędzy te rejestry ze sprzężeniem włączony jest pionowy rejestr ze sprzężeniem FR'-I złożony z trzech elementów pamięciowych P'w21, P'w12 i P'3, przy czym dwa pierwsze elementy pamięciowe tego rejestru są odpowiednio: pierwszym wybranym elementem pamięciowym P'w21 cztero-bitowego rejestru ze sprzężeniem FR'2 oraz drugim wybranym elementem pamięciowym P'w12 trzy-bitowego rejestru ze sprzężeniem FR’1. Działanie pionowego rejestru ze sprzężeniem FR'-I może modyfikować zawartość wybranych elementów pamięciowych P'w21 i P'w12 pozostałych dwóch rejestrów.

Jak to przedstawia fig. 8, cykl trzy-bitowego rejestru ze sprzężeniem FR'1 utworzony jest w oparciu o zawartości trzech elementów pamięciowych P’11, P'w12 i P'13. Cykl ten składa się z siedmiu stanów opisanych przez 3-elementowe słowa binarne tak, że pierwszemu stanowi S1 odpowiada słowo (0,0,1) drugiemu stanowi S2 odpowiada słowo (0,1,0), trzeciemu stanowi S3 odpowiada słowo (0,1,1), czwartemu stanowi S4 odpowiada słowo (1,0,0), piątemu stanowi S5 odpowiada słowo (1,0,1), szóstemu stanowi S6 odpowiada słowo (1,1,0), a siódmemu stanowi S7, odpowiada słowo (1,1,1). Strzałki pomiędzy stanami oznaczają przejścia z jednego stanu do drugiego wynikające ze zmiany wartości trzy-bitowych słów binarnych. W cyklu pracy rejestru FR'1 bez modyfikacji stany S1, S2, S3, S4, S5, S6 i S7, występują kolejno po sobie, przy czym po ostatnim stanie cyklu S7 następuje pierwszy stan cyklu S1.

Jak to przedstawia fig. 9, cykl cztero-bitowego rejestru ze sprzężeniem R utworzony jest w oparciu o zawartości czterech elementów pamięciowych P'w21, P'22, P'23 i P'24, Cykl ten składa się z dziewięciu wymienionych stanów R1, R2, R3, R4, R5, R6, R7, R8 i R9 oraz kolejnych niewymienionych stanów, wynikających z funkcji działania rejestru. Stany opisane są przez 4-elementowe słowa binarne tak, że pierwszemu stanowi R1 odpowiada słowo (0,1,0,1), drugiemu stanowi R2 odpowiada słowo (1,1,0,1), trzeciemu stanowi R3 odpowiada słowo (1,1,1,0), czwartemu stanowi R4 odpowiada słowo (1,1,1,1), piątemu stanowi R5 odpowiada słowo (1,0,0,1), szóstemu stanowi R6 odpowiada słowo (0,0,1,1), siódmemu stanowi R7 odpowiada słowo (0,1,1,0), ósmemu stanowi R8 odpowiada słowo (0,1,1,1), a dziewiątemu stanowi R9 odpowiada słowo (1,1,0,0). Strzałki pomiędzy stanami oznaczają przejścia z jednego stanu do drugiego wynikające ze zmiany wartości cztero-bitowych słów binarnych. W cyklu pracy rejestru FR'2 bez modyfikacji stany wymienione R1, R2, R3, R4, R5, R6, R7, R8 i R9 a następnie niewymienione występują kolejno po sobie, przy czym po ostatnim, niewymienionym stanie cyklu następuje pierwszy wymieniony stan cyklu R1.

Jak to przedstawia fig. 10, cykl pionowego rejestru ze sprzężeniem FR'-I utworzony jest w oparciu o zawartości trzech elementów pamięciowych P'w21, P'w12 i P'3. Cykl ten składa się z czterech

PL 221 102 B1 wymienionych stanów T2, T3, T5 i T6 oraz niewymienionych stanów, wynikających z funkcji działania rejestru. Stany opisane są przez 3-elementowe słowa binarne tak, że drugiemu stanowi T2 odpowiada słowo (1,1,0), trzeciemu stanowi T3 odpowiada słowo (0,1,1), piątemu stanowi T5 odpowiada słowo (0,0,1), a szóstemu stanowi T6 odpowiada słowo (1,1,1), przy czym po drugim stanie T2 następuje stan trzeci T3, a po piątym stanie T5 następuje stan szósty T6. Pomiędzy stanem szóstym T6 i drugim T2 oraz pomiędzy stanem trzecim T3 i piątym T5 znajdują się stany niewymienione. Strzałki pomiędzy stanami oznaczają przejścia z jednego stanu do drugiego wynikające ze zmiany wartości trzybitowych słów binarnych.

Sposób generacji sygnału pseudolosowego został zilustrowany w sześciu krokach k1, k2, k3, k4, k5 i k6, wśród których k1, k2, k4 i k6 są naturalnymi krokami działania rejestrów: trzy-bitowego FR'1 i cztero-bitowego FR'2, a kroki k3 i k5 są krokami, w których modyfikowane są zawartości elementów pamięciowych P'w21, P'w12 i P'3 według funkcji działania pionowego rejestru ze sprzężeniem FR'-I.

W pierwszym kroku k1 trzy-bitowy rejestr ze sprzężeniem FR'1 zmienia stan z S1 na S2, a cztero-bitowy rejestr FR'2 zmienia stan z R1 na R2. W kroku k2 stan S2 przechodzi na S3, a R2 na R3. W trzecim kroku k3 następuje działanie pionowego rejestru ze sprzężeniem FR'-I, gdzie wynikający z bieżących wartości P'w21, P'w12 i P'3 stan T2 (11,0) przechodzi na stan T3 (0,1,1), w wyniku czego modyfikowane są wartości: logiczne 1 znajdujące się w P'w21 zamienione jest na logiczne 0, a logiczne 1 znajdujące się w P'w12 pozostaje bez zmian. Zamiana wartości (0,1,1) na (0,1,1) w rejestrze trzy-bitowym FR'1 nie powoduje zmiany stanu tego rejestru i pozostaje on nadal w stanie S3. Natomiast zamiana wartości (1,1,1,0) na (0,1,1,0) w rejestrze cztero-bitowym FR'2 powoduje przeskok ze stanu R3 na R7. Krok k4 jest naturalnym krokiem rejestrów FR'1 i FR'2 zmieniającym stany S3 na S4 oraz R7 na R8. W piątym kroku k5 następuje drugie działanie pionowego rejestru FR'-I, gdzie wynikający z bieżących wartości stan T5 (0,0,1) przechodzi na T6 (1,1,1), w wyniku czego logiczne zera znajdujące się w P'w21, P'w12 zamieniane są na logiczne jedynki. Zamiana wartości (1,0,0) na (1,1,0) w rejestrze trzy-bitowym FR'1 powoduje przeskok ze stanu S4 na S6. Natomiast zamiana wartości (0,1,1,1) na (1,1,1,1) w rejestrze cztero-bitowym FR'2 powoduje przeskok ze stanu R8 na R4. Krok szósty R6, jest naturalnym krokiem rejestrów FR'1 i FR'2 zmieniającym stany S6 na S7 oraz R4 na R5.

W zależności od docelowego zastosowania układu należy wybrać liczbę, rodzaje i długości r ejestrów przesuwnych zarówno w odniesieniu do rejestrów ze sprzężeniem jak i do pionowych rejestrów ze sprzężeniem. W zależności od długości i rodzaju rejestru przesuwnego dobierane są połączenia wewnętrzne rejestru - najczęściej tak, aby okres stowarzyszonego z rejestrem wielomianu był maksymalny. Pionowy rejestr ze sprzężeniem może zmieniać zawartość wybranego elementu pamięciowego, co powoduje nieliniowość działania rejestru ze sprzężeniem zawierającego ten element pamięciowy. Różne wybory elementów pamięciowych do różnych pionowych rejestrów ze sprzężeniem zapewniają różne nieliniowości działania rejestrów ze sprzężeniem.

Możliwości zastosowania wynalazku przewiduje się w kryptografii do generacji liczb pseudolosowych i szyfrowania danych, szczególnie w rozwiązaniach układowych, które pozwalają na efektywną implementację pod względem szybkości i powierzchni układu.

Claims (1)

1. Sposób generacji sygnału pseudolosowego, polegający na tym, że w kolejnych krokach modyfikowane są za pośrednictwem sygnałów sterujących fragmenty słów zgodnie z funkcjami rejestrów ze sprzężeniami realizowanych na tych słowach oraz że z tych słów wybiera się dowolnie fragmenty słów, znamienny tym, że tak wybrane fragmenty słów (Pw12, Pw13, Pw15, Pw17), (Pw21, Pw25), (Pw31, Pw34, Pw36, Pw38), (Pw42, Pw43), (Pw52, Pw53, Pw55), (P'w12), (P'w21) układa się w nowe słowa wchodzące w skład pionowych rejestrów (Pw12, Pw31, Pw42, Pw52), (Pw13, Pw21, Pw34, Pw43, Pw53), (Pw15, Pw36, Pw55), (Pw17, Pw25, Pw38), (P'w12, P'w21, P'3), oraz że w nowych krokach (k3, k5), za pośrednictwem dodatkowych sygnałów sterujących z dodatkowych wyjść układu sterującego (W1, W2, W3, W4), (W'), modyfikuje się nowe słowa przeprowadzając na nich działanie zgodnie z funkcjami zadawanymi przez pionowe rejestry ze sprzężeniami (FR-I, FR-II, FR-III, FR-IV), (FR'-I).