PL159333B1 - Sposób i uklad do pomiaru modulu impedancji petli zwarciowej PL - Google Patents

Abstract

1. Sposób pomiaru modulu impedancji petli zwar- ciowej, oparty na zastosowaniu rezystancyjnego obcia- zenia pomiarowego, znamienny tym, ze wyznacza sie i zapamietuje na kondensatorze zerowym (CO) wartosc charakterystyczna, korzystnie amplitude napiecia jalo- wego Uo przy wylaczonym obciazeniu pomiarowym (R) a takze wyznacza sie i zapamietuje na kondensatorze pier- wszym (Cl) taka sama wartosc charakterystyczna napie- cia obciazeniowego U 1 na obiekcie badanym wystepu- jaca przy zalaczonym obciazeniu pomiarowym (R) i obie wartosci zapamietanych napiec U0, U1 przetwarza sie w czlonie napieciowym (CN), a oprócz tego, przy pomocy czlonu czasowego (CC) mierzy sie i zapamietuje pierwszy czas Ta, jaki mija miedzy m-tym a (m + n)-tym przejsciem przez zero w dowolna strone napiecia w obwodzie bada- nym, ponadto, przy pomocy czlonu czasowego (CC) mie- rzy sie i zapamietuje w nim drugi czas Tb, jaki mija miedzy m-tym a (m + n + q)-tym przejsciem przez zero w dowolna strone napiecia w obwodzie badanym, z tym, ze zmiana stanu wylacznika sterowanego (W) obciazenia pomiarowego (R) nastepuje w chwili (m + n)-tego takiego przejscia napiecia przez zero, gdzie liczby m, n, q sa dowolnymi liczbami calkowitymi i dodatnimi zas w odcinku czasu drugiego Tb nie wykonuje sie juz zadnej innej zmiany stanu wylacznika sterowanego (W) obcia- zenia pomiarowego (R), natomiast obciazenie . . . . F,g 1 PL

Description

Przedmiotem wynalazku jest sposób i układ do pomiaru modułu impedancji pętli zwarciowej, przy zastosowaniu obciążenia wyłączcie rezystaccyjnego. Wynaiezek dotyczy meetologii elektrycznej, szczególnie pomiarów, zmierzających do zbadania skuteczności ochrony przeciwporażeniowej przez zerowanie ochronne.

Znane są różne sposoby pommaru ^pedan^i pętli zwarciowej. Część z nich przyjmuje założenie, że składowa reaktancyjna jest pomijalnie meła wobec rezystancyjnej. Stosowane tu obciążenie pomiarowe można uważać za czysto rezystancj’jne. Przyrządy zbudowane w oparciu o sposoby z tej grupy, mogą być używane jedynie w odniesieniu do meiych odbiorników, na przykład w mieszkaniach.

Inną znaną ^grupę p^omiarową fanowią sp^by, gdzie pomiar składa fę ^{z d}wó^ch etapów.W jednym et;apie ^wyznaczona ^Jef rezyfancja fwjdu Udanego przy u^życiu obci^ążeⁿia rezystancy jnego natorni^as^{t w} drugim - reaktancjja Mk.Cu, przy użyciu obci^ążenia reaktancyjnego. ^Ogólną wadą te^{j g}rupy sposobów jef nie tylko ^złożoność procesu p^omiarowego 1 wyznaczenia rezultatu.

¹59 333

Podstawową wadą tych sposobów Jest założenie, że podczas pomiaru danej składowej, pozostała składowa impedancji obi^ektu jest ^pomijalnie małe. W bardzo ^wielu przypadkach pro^wadzi to do duż^ego, z^naczⁿie ^ponad 20 % błędu ^pomiaru i to w Icierunku niebezpiecznym, gdy ^wynik pomiaru ^Jest mniejszy od ^prawdziwej wartości impedancji bedanej.

Dalszą ^znaną grupę sposobów ^pomiaru impedancji pętli zwarciom^j stano-wią te sposoby, ^w których pomiar jest wykonywany ^przy obciążeniu pomiarowym o ^charakt^erze rezy^stancyjno-reaktacyjnym. Wartość stosunku X/R powinna ^być w tych s^poso^bach z dobrą zgodnością ^jednakowa dla obiektu b^adanego i dla elementu obcinającego. W ewiązku z tym impedor obci^ążający musi b^yć wyposażony w możliwość ^pewnej re^gulacji stosunku X/R, co znacznie ^k°mpli^kuje ^jego btidowę, powięk^sza masę i rozmiar^y, a także koszt; prz^yrządu. Samo przeprowadzenie pomiaru ⁿie jest szybkie tuwiem w najkorzystniejsyym przypadku trzeba wylconaó odczyty dla różnych nastawionych w przyrządzie wartości X/R. Dopiero na podstawie wyników ta^kiej serii można wskazać prawdziwy rezultat pomiaru.

Układ do ^pomiaru impedancji pętli zwarciowej, według o^pisu patentowego polskiego nr 751 68, składa się z członu ^pomiarowe^go^, łącznika sterowane^go, układu strującego oraz połączonego równolegle do wejścia urz^ądzenia, o^bwo^du obciążeniowe^go^, w którym znajduje się im^pedor złożony z szeregowego ^połączenia rezystancji i reaktancji regulacyjnej, tworząc łącznie impedancję o stałej warto^ści i regulowanym argumencie. Człon ^pomiarowy reaguje na różnicę lub stosunek napięć wysypujących na zaciskach łącznika sterowanego w słonie nieprzewodzenia i w słonie przewodzenia. ^Ra impe(Jorze obciążen^wym dobiera się taki stosunek R/X, dla rtórego uz^yskuje się największą różnicę napi^ęcia na' im^pedorzs w stanie o^bciążonym i nieobcią^nym oraz znajdującego aię w fazie z napięciem sieci. Wad^ą tego rozwi^ązania jest to, ^że regulacja ^kąta fazowego irnpedora jest s^kokooa^, co wprowadza pewien ^kąt fazowy niedopasowania. Przy ^ka^żdej zmianie stosunku R/X wysypuje ^przerwanie otiwodu pomiarowego^, co utrudnia i przedłuża pomiar. Zachowanie stałej wartości modułu w warun^kach eksploatacji jest utrudnione, a Itażda zmiana tej wart^ci b^ędzie wprowadzać uc^hyb pomiaru. Ze względu na niemożliwość zmiany ^przedziału wartości prądu pomiarowego układ ma inną dokładność pomiaru dla du^żych i mał^ych impedancji.

'Według ^oynalaz^ku^, sposób pomiaru modułu impedancji pętli zwarciowej, operty na zasto^^niu rezystancyjnego uci^enia pomiarowego, ^polega na tym, ^że wyznacza się i zapami^ętuje na ^kondensat°rze zerowym wartość charakterystyczny ^korz^ystnie amplitudę napięcia jałowego ^Uo przy ^łączonym ^obci^ążeniu pomiarowym^, a tokże wyznacza się i zapamiętuje na konc^eneat^orze pienwazym taką samą wartość clharakterystyczną napięcia o^bciążeniowego U^ na rtiek^e ^badanyrn ^wyatęp^ującą przy załączonym obci^ążeniu pomiarowym i obie wartości zapami^ętanych n^apięć ^UQ i U^ przetwarza się ^w członie napięciowym. Prócz tego, przy ^pomoc^y cz-tonu ^aaowego mierzy ^się i ^zapamiętuje ^w nim czaa pierwszy Ta, ja^ki mija między m-tym a /rn + n/ -tym prz^ejsciem prz^ez ^zero, ^w dowolną stironę, napi^ęcia w obwodzie badanym. Pon&ćit^o, przy p^o^ ^członu ^asow^o mieizzy się i ^zapamiętuje w nim czas dru^gi T-^l, jaki mija między m-tym a /rn + n + q/-tyrn prz^śc^rn przez zero ^w dowolną st;ronę napięcia w obwodzie badanym. Zmianę ^stanu wyłjznika rterowanego obcyż^ia pomiarowego następuje w chwili /m. + n/rtego takiego przejś^a napięta ° rtwodzie badanym przez zero. Liczoy m, n, <3 s^ą d^olnyrni licz^bami ^łko^tymi dodatnimi, z^aś w ścinku czasu dru^giego nie wykonuje się już ż^adnej innej zmi^any rtanu ^łą^nika rterowanego obciążenie pomiarowej, które rta.nowi rez^ystor o znisnej ^rto^i ^Rr. Moduł impedancji pętli zwarciowej wyznacza się automatycznie w członie ^jśc^wym ^ze zmierzonych i zapamiętanych wartości U , υ_χ, T , T_b dla wartość:! d^ładnych w zależności:

159 333

Z

a dla wartości przybliżonych z zależności

T ^{n T}b + ⁿ) ^Ta ”T----TTw których

Układ do ^pomiaru modułu impedancji pętli zwarciowej, według ^wynalazku, zbierający fwód obciążeniowy, układ sterujący i człony ^pomiarowe, charakteryzuje eię tym, że ^do zacieków wejściowych jest dołączone wejście detektorze zera i równolegle z nim ezeregowy ze^spół ^łąc^znika ferowanego oraz reżysera obciążenia. Naat^ępnie poprzez szeregowo włączoną diodę dołączony jeat układ równoległ^y, którego jedną gałąź tworzy szeregowe połączefe klucza ferowanego zerowego i Icondensatora zerowej, zaś drugą szeregowy ze^spół klucza ferowanego pierwszego i kondensatora pierwszego. Biegunowo^ wł^ączenia ^diody jes^t tak dframa, ^aby jej stan ^przewodzenia wypadał w odcinku czasu mieszczącym się mię^dzy /m + n + q - l/-tym a /rn + n + q/-tym przejścia napi^ęcia przez zero. Człon na^pięciowy ma wejśfe pierwsze połączone z węzłem mi^ędzy kluczem sterowanym zerowyy^, a Icondensa-torem zerowym wejście drugie przyłączone jest ^do węzła mi^ędzy Icluczem steoowanym pierwszym a kondensatorem pierwszym, natomiast wejcie trzecie jest ^połączone z węzłem między kondensatorami zerowym i pierwszym oraz rezystorem. Oba wyjcia ozłonu napięciowego są dołączone ^do wejfia pierwszego oraz dru^giego członu wyjściowego, fórego wyjfie jest wyjściem układu. Wyjście ^detelctora zera jest ^połączone z wejściem licznika, ^do którego wyjfia ^przyłączone są rówiolegle ^weJ^ścia komparatorów c^yfrowych piernrszego nastawionego na liczbę m^{, d}ru^giego nastawionego na liczbę /m + n/, trzeciego nastawionego na liczbę /m + n + p/ oraz czwartego nastawionego na liczbę /rn + n + q/, ^gdzie p jest liczbą całkowitą nie większą od q, natomiast m, n oraz q s^ą licz^bami całkowitymi dodatnimi prz^yjętymi dla danej konstrukcji. Wyjścia komparatorów cyfrowych pierwszego, ^dru^giego, trzeciego 1 czwartego s^ą dołączone do układu sterującego odpowiednio do wejść pierwszej, dru^giego, trzeciego i czwartej. Wyjścia układu sterującego s^ą połączone z wejściami sterującymi wył^ącznika, kluczy sterowanych zerowego i pierwszego^, członu napięciowego, ^członu wyjścio-wej, licznika oraz z wejściami pierwszym i drugim członu czasowego którego dwa wyjfia są połączone z wejściem trzecim i czwartym członu wyjściowego, z fórego wyjścia ot;rzymuje się wynik pomiaru.

Człon napięciowy wykonany w formie analogowej ma między zaciski wejściowe drugi i trzeci włączone wejście zespołu wtórnik-dzielnik pierwszy, zaś między zaciski wejściowe pierwszy i trzeci włączone wejście zespołu wtórnik-dzielnik zerowy. Wyjście zespołu pierwszego jest przy łączone do zacisku lccznkoowego, wyjście zespołu zerowego jest przyłączone do zacisku środkowego, a zecisk wejściowy trzeci jest połączony z zaciskiem mianownikowym członu dzielącego pierwszego, którego wyjście jest połączone z wejściem członu mnożącego pierwszego zespolonego w układ kMdr^iora, natomiast Jego wyjście poprzez dzielnik rezystancyjny pierwszy jest połączone z zaciskami wyjściowymi stanowiącymi wyjście analogowego członu napięciowego.

Człon czasowy, wykonany w formie analogowe© zawiera uziemione źródło referencyjne, które poprzez klucz sterowany trzeci, jest dołączone do oeiścia integratora pierwszego, a poprzez klucz sterowany czwarty do wejścia integratora drugiego, Wyjście integratora drugiego, poprzez dzielnik rezjstazcyjny drugi, jest połączone z zaciszem plusowym sumaaoia f^we^g© mają^m ^zaci^sk (nOiisbyr ^dołączoⁿy ^do wyjśfa integratora jferwa^j^, któr^{e j}est ponadto połączone z oejściem mianownikowym uziemionego członu dzi^ącego drugiego. 'Wyście

159 333 sumatora pierwszego Jeat dołączone do wejścia licznikowego członu dzielącego drugiego, którego wyjście, ^popr^zez ^człon mnożący ^dru^gi zee^polony o układ koadratora ^Jeat ^oypro^oadzony ^za zaciski ^oyjściowe analogowego członu czaaooe^go. Wejścia starujące ikluczy sterowanych trze^ciego i ^wartego są dołączone ^do ^dwóch wyjść układu sterującego.

Człon wyjściowy wykonany w formie analogowej, ma zacieki wejściowe pierwszy dołączony ^d° j^ednego isejścia sumetora ^dru^giego, a drugi., trzeci i czwarty dołączone ^do drugiego ^wej^ścia amatora dru^giego, którego wyjście ^poprzez człon pierwiastkujący, ^jest dGączone do wejGia ^wzmacnia^cza o wyjściu połączonym z ^przyrządem wskazującym.

Człon za^pięciowy wykonany w formie cyfrowej, za zacisk wejściowy trzeG połączony Gzpośred^zio z jednym z wejść ^przetworzika azalogooo-cy^frowego, ^którego drugie ^weJ^ście Jest połą^cz°^ze, poprzez ^przełączzik ^pierwsz^y, b^ądź z zaciskiem oejśctawym drugim, bądź z zaciskiem ^we^jściowym pierwszym. Wyjście przetwornika azalogowo-cy^fIO)we^go^{, p}oprz^ez prz^ełącznik drugi ^jeat ^połączone z wejściem ^bu^foru zerowego lub G^foru ^pierwszego. sterownia tych elementów aą ^połączone współbieżnie, a więc tak że gd^{y p}rzełączzik ^pierw8zy łączy wjGia przetw^nika ^azalogowo-c^yfrowego z zaciskiem ^pieio»azyrn, to jednoczenie ^przełącznik drugi łączy wyjGie ^przetwornika analogowo-cyfrowego z wejściem Gforu zerowe^go. IWyjście ^bu^foru arowego jest połączone z zaciskiem pieiwszym a oyJGie ^bu^foru ^pierwazego jest jpołączone z zaciskiem drugim członu wyjściowego.

Człon czasowy, oy^konan^y w ^postaci c^yfrowej ma wyj^ście ^generatora wzorcowego dGąozone równole^gle do wejść ^głównych układów ^bΓβmkująi^ych pierwazego i dru^giego, których wyjGia są dołączone odpowiednio do oejśó Gforów trzeciego i czwartego, maj^ących wyj nia wyprowGzone do zacisków wyjściowych odpowiednio do zacisku trzeciego i czwartego członu wyjściow^eg^o. WeJGie sterujące układu tiramkuj ącego ^pierwszego i wejnie steruj ące układu ttramkuj ącego drugiego są Głączone do dwGh wyjść układu sterującego.

Człon wyjściowy wykonany w postaci ^frowej ma wejnie jednostki arytmetycznej połączone z zaciskami pierwszym^ drugi^m, trzecim i czwartym członu wyjściowego, natomiast wyjnie jedno8t^ki arytmetycznej jest połączone z wejściem wyświetlacza.

Układ sterujący ma zacislti wejściowe pierwszy, drugi., trzeci i czwarty połączone z jednej strony odpowiednio z wyjściami GmparaGrów cyfrowych ^pierwszego, drugiego, trzeciego i cznartego^, z drugiej strony z odpowiednimi Itiegunami łącznika. OejGia elementu logicznego AND pierwszego s^ą dołączone do wyjść Gmparatorów c^yfrowych ^pierwszego i czwartego, zaś ^wyjś^cie tego elementu jest Głączone di> wajnia sterującego wy^cznika sterowanego. Wejścia elementu logicznego NAND pierwszego s^ą dołączone ^do oyjść imperatorów cyfrowych pierwszego i ^drug±e^go, z^aś ^wyj^ście tego elementu jeat Głączone do wejść sterujących Ikluczy sterowa^nych żarowego i trzeciego. Itfejścia elementu logieznego A^ND dru^giego są dołączone do wyjść imperatorów ^cyfrowych trzeciego i ^^rtego, zaś wyjnie tego elementu jest dołączone do ^oeJ^ścia starującego lelueza sterowanego pierwazego. Wejścia elementu logicznego NAND drugie^{go są} dołączone do ^wyjśó imperatorów cyfrowych ^pierwazego i czwartego, zaś wyjście tego elemertu ^jeat dGączone do ^oejma rterującego klucza sterowanego czwartego. Wszystkie ^wej^ścia elem^tów logicznych przechodzą przez łącznik, zamykany z chwilą rozpoczęcia ^procesu ^miarowego.

Zaletą rozwiązania według wynalazku jest możliwość zoudowania przyrządu pomiarowego o małych rozmiarach i wadze. Ponadto uzyskuje się w tym rozwiązaniu dużą szybkość wykonywania pomer-ów oraz dobrą dokładność wyników w bardzo szerokim zakresie wartości r oraz X. Należycie zaprojektowany przyrząd według wynalazku pozwala na pomiary dla r/R 0,006 przy stosunku X/r 11,5. Poziom napięcia w obwodzie badanym nie wpływa przy tym na wynik pomiaru.

Wynalazek jest bliżej objaśniony na przykładzie wykonania pokazanym na rysunku, na którym fig. 1 przedstawię schemat blokowy układu do pomiaru modułu impedancji pętli zwarciowej, fig. 2 - schemat blokowy analogowego członu napięciowego, fig. 3 - schemat blokowy analogowego członu czasowego, fig. 4 - schemat blokowy analogowego członu wyjściowego, fig. 5 - schemat blokowy cyfrowego członu napięciowego, fig. 6 - schemat blokowy cyfrowego członu czasowego, fig. 7 - schemat blokowy cyfrowego członu wyjścOowego, fig. 8 — schemat blokowy układu sterującegu.

θ

159 333

Sposób według wynalazku, opiera eię na następujących prawidłowościach. Sinusoidalna SEM zasilająca obwód badany ma wartość skuteczną E. Rezystancję obiektu badanego oznacza eię przez r, reaktancję obiektu przez X, zaś rezystancję obciążenia przez R, Przy wyłączonym obciążeniu pomiarowym na obiekcie badanym występuje napięcie o amplitudzie U_0B y2 . E, zaś przy włączonym ouciążeniu ampUtuda napięcia w miejscu pomiaru wynooii ¹ * n ^R · COS ^Ulm V² * E F+Tgdzie wartość kąta ψ wynika z zależności:

uf.

W zw.ązku z tym uzyskuje się zależności:

O.

r - Rl 'ΐ·) om sin co pozwala wyznaczyć:

V,

Powwżazy wzór ścisły Jest niewygodny do stosowania. Kosztem pewnego p^ybliżenia można mu nadać bardziej praktyczną ooatać, jak na przykład:

♦ 4,5 . sin

1/₂ lub [fe - )' ⁴⁴ · (4-)] l/a gdzie symbol t oznacza odcinek czasu, odpowwadający kątowi przesunięcia fazowego między krzywą napięcia w miejscu pomiaru z włączonym i z wyłączonym obciążeniem probierczym, natomiast T - okres najiięoia.

Pomiar /T przeprowadza się pośrednio, poprzez pomiar dwu odcinków czasu T_a oraz T&.

Granice pomiarów T_fl, T stanowią te chwwie, w których wartość chwilowa napięcia w mejscu pomiaru przechodzi poprzez zero w dowolną stronę. Czas T_ft mierzy się między /m/-tym a /m + n/-tym przejściem przez zero, natomiast Ti - między m-tym a /m + n + q/-tym przejściem. OObiążenie pomiarowe jest włączone do obwodu pomiędzy /m/-tym, a /m + n/fym lub m,ędzy /m ♦ nA-tym a /m + o + q/-tym przejściem przez zero. Liczby oderwane m, n, q są całkowite i dodatnie. Stosunek t /T wyMcza się następnie jako n . T_b - /q + n/ . T_a t---γττ;Ukł^ad, przedstawiony ω fig. 1, ma do zacisków wejściowych x., x₂ dołączone wejście detektora zera DZ i równolegle z nim dręczony szeregowy zes^pćł wyłącznika ferowanego W ^oraz rezystora obciążenia R. Poprzez szeregowo włączoną diodę D dołączony jest układ rówⁿol^egły, którego jedną gałąź tworzy szeregowe ^połaczsnie klucza sterowanego zjowego KO i k^ondensat^ora zerowego C^O, zaś drugą szeregowy zes^pół klucza sterowanego ^pieiw*szego Kl i ^kondensat^ora pierwszego Cl. Biegunowo^ włączenia diody D jest tak dobronf ^aby jej stan przewodzenia ^wypedał w odcinku czasu mieszczącym fę między /m + ⁿ + ^q - l/-tym ^a /m + ⁿ + q/-tym prz^ejściem napicia przez ^zero. Człon napięciowy CN ma wejście ^pierwsze ^a. ^połączone z ^węzłem ^mię^dzy icluczem ferowanym zerowym ^KO a k^ondeneatorem ^zerowyrn CO.

159 333

Wejście drugie a₂ członu napięciowego CB przyłączone jest do węzła między kluczem sterowanym pierwszym Kl a kondensatorem pierwszym Cl. Wejście trzecie jeet połączone z ^węzłem mi^ędzy kondensatorami zerowym CO i ^pierwszym Cl ^oraz rezystorem ^R. Ob^{a w}yjścia «łonu ^{na p}ięciowego CN są dołączone ^do ^wej^ście piewszego ^dn oraz drugiego ^d^2 ^członu 'yjściowego CW, którego ^wyjście ^jef wejściem układu. Wyjście ^detektora zera DZ jest pfączone z 'ejś^ciem licznika L, do którego wyj^ścia ^przyłączone są równolegle ^weJ^ścia ^komparatorów ^cyfro^wych ^pierwezego KC1 nastawionego na liczbę m, ^drugiego ^KC2 nastawionego ^na liczbę /m + n/, trzeciego KC3 n^astawionego na liczbę /m + z + p/ oraz czwartego ^KC4 «stawionego ^na liczbę /m + n + q/ gdzie p jest dodatnią ltzbą całkowitą, nie większą o^d q, natorniaf m, n, q e^ą icezbami słkowitymi i dodatnimi, ^prz^yjętymi ^dla danej Itonstridccji. 'Wyjścia Icomparetorów ^cyfrowych pierwszego KCy ^drugiego ^KC2^, trzeciego ^KC³ i swartego ^KC4 są ^d°łączone ^do ^układu sterującego US odpowiednio do wejść pierwszego drugiego ^z2, trzeciego i «'ar tego b^. Wyjścia układu strującego ^US s^ą połączone z wejściami sterującymi 'yłącrzfka W, kluczy ferowanych zerowego KO i pierwszego Kl, członu napięciowego CN^, członu ^wyJ^ścio^we^go CW, licznika Ł oraz z wejfiami pierwszym k_Q i drugim członu «asowego CC, fórsgo dwa wyjśfa są ^połączone z wejściem trzecim d^ i o zwartym członu wyjściowego C1N, z którego wyJ^ścia otrzymuje się wynik pomiaru.

Analogowy człon napięciowy CB^{, p}rzedstawiony na fig. ², ma mi^ędzy zacislci ^wejściowe drugi a^z i trzeci włączone wejśie zespołu wtórnik-dzielnik pierwszy ^WD1, zaś mi^ędzy zaciski wejściowe pierwszy a^l trzeci włączone wejście zespołu wtórnik-dzielnik zerowy

WDO. Wyjście zespołu pieiwszego WD¹ jest; przy łączone do zacisku licznikowego a wyj fie ^zespołu zerowego WDO jest; ^przyłączone do zacisku śodkowego c^ zaś zacisk wejściowy trzef jest połączony z zaciskiem mianownikowym członu dzielącego pierwszego CDI, ^które^go wyjście jest połączone z wejściem członu mrożącego pierwszego CMI zespolonego w układ kwadratora, natomiast; jego wyj fie ^poprzez fielnik rezystancy jny ^pierwszy DRl jest połączone z dwoma zaciskami wyjściowymi d^, ^12’ stanowiącym wyj^ście analogowego członu napięciowego CB.

Analogowy człon czasowy CC, przedstawiony na fig. 3, zawiera uziemione źródło referencyjne Er, ^które poprzez ^klucz ferowany trzeci Ka jest dołączone do wejśia integratora pierwszego la, ^a poprz^ez ^klucz ferowany «warty ^Kb, do wejfia integratora dru^giego Ib, którego wyjfie poprzez dzielnik rezystancyjny drugi DR2^, jest połączone z zaciskiem plus^yrn sumatora pierwszego Sl, maj^ącego zacisk minusow^y dołączony do °yj^ścia integratora pierwszego la, fóre jest ^ponadto połączone z 'ej ściera mianownikowym e^z uziemionego członu dfelącego drugiego CD2. Wyjście amatora pierwszego Sl jest dołączone do wejfia liczniko'ego ^ej «łonu dzielącego drugiego ^CD2^, którego wyj fie, po^przez człon mnożny dru^gi CM2 zespolony w ^układ kwadratora jesl; ^prowadzony na zaciski wyjściowe d^ d^ analogowego «łonu «as owe go CC. łYejścia ferujące ^ka, k^ kluczy strowanych trzeciego Ka i czwartego ^Kb s^ą dołączone do (twóch wyjść układu strującego US.

Analogowy «łon wyjściowy CA'^, przedstawiony na fig. 4. ma zaciski wejściowe pierwszy d_lx (dołączony ^do jednego '^j^ia sumatora drugiego S2, a dru^gi d·^, trze« d^ i «'arty d^ fłączone ^do drugiego 'ejf ia sumatora drugiego S2^, którego wyjśfe poprzez «łon pierwiastkujący CP jest fłączone do wejf ia wzmacniacza WZ o wyjściu .«łączonym z przyrządem wskazują cym Ffl.

Cy^frowy «łon «pięcfwy CU, prrzedstawiony ira fig. 5, m^a zacisk wejściowy trze« a^ ^poł=czony ^bezpośrednio z jednym z wejść przetwornika analogowo-cyfrowego A/C, którego drugie wejfie jest połą«on3, poprz^ez przełączfk pierwszy ^pa, ^bądź z zaciskiem wejścócrwym drugim ^az tracić z zafskiern wejścfwyrn pierwszym a^. Wyjście przetwornica analogowo-^frowe^go A/C, poprz^ez przełącznik fugi ^pc ^{, j}est połączone z wejściem buforu zerowego BU^o lub '^zuforu ^pierwazego BU1, z ^tyrn że ich farowafa s^{ą po}łączone współbieżnie, a więc tak że ^gdy przfącznik pierwszy ^pa łączy wejś«e przetwornika ^alogowo-cyfrowego A/C z zacriskiern

159 333 pierwszym a^, to jednocześnie przełącznik drugi Pc łączy wyjście przetwornika analogowocyfrowego A/C ^z wejściem buforu zerowego BUo. Wyjście buforu zerowego BUo jeat p^ołączone z zacisk©m ^pierwazyrn ^d^^· a 'wyjście ^bu^foru pierwszego BU¹ jest połączone ^z ociekłem drugim d^ członu wyjściowego CW.

Cyfrowy nłon czasowy CC, ^prze©tawiony na fig. 6, ma wyjście generatora wzorcowego CW dołączone równolegle © wejść ^główn^ych układów bramkujących pieiwszego UB^a i ©ugiego UBb, których wyjścia są dołączone odpowiednio © wejść ^bu^forów trzeciego BTa i «wartego BTb, mających ^wyjścia wyprowa©one © zacisków wyj ściowych odpowie©© © zacisku trzeciego d21 i czwartego d22 członu wyjściowego CW. Wejście s^terujące ka układu bramkującego pier^wszego U Ba i wejście sterujące ^kb układu ©amkującego ©u^giego ^UBb są połączone © ©óch wyjść układu sterującego US.

Cy^frowy człon wyjściowy CW, przedstawiony na fig. 7, ma wejńia jednoatlti arytme^tycznej JA ^połączone z zaciskami pierwszym ^d^« ©ugim ^dj2> trzecim i czwartym ^d22 członu wyjściowego CW, na^tomiasl; wyjście jednostki arytmetycznej ^JA Jest; ^połączone z wejściem wyświetlacza WY.

Układ sterujący Ul^ ^przedstawiony na fig. 8, me zacislci wejściowe pierwszy b^, dru^gi ^b2, trzeci ^b^ i czwarty b^ połączone z jednej strony od^powiednio z wyjściami ©mpmratorów cyfrowych pieiwszego KCI, ©ugiego KC2, trzeciego KC3 i czwartego KC4, a z ©ugiej strony z o^dpowiednimi ©egunami łącznika Ł. ^Wejścia elementu logicznego AND ^pieiwszego AND¹ aą dołączone © wyjść komparatorów cy^frowych pieiwszego KC¹ i czwartego ^KC4. Wyjście tego elementu Jest; ©łączone © wej©© sterującego wyłącznika sterowanego W. ©Jścia elementu lo^gicznego NAND pierwszego NAND¹ s^ą ©łączone © wyjść ©mparatorów c^yfrowyoh pieiwwazego ^KC1 i drugiego KC2, z© ^wyj^ście tego elemertu jest dołączone do wejść sterujących kluczy sterowanych zerowego ^Ko i trzeciego Ka. Wejścia elementu logicznego AND ©ugiego AND2 ^są ©łączone © ^wyjść ©mparatorćw cyfrowych ©zeciego ^KC3 i czwartego KC4, zaś wyjście tego elementu ^jest ©łączone © wejścia sterującego ^klucza sterowanego ^pierwszego KCI. Wejścia elemertu logicznego NA^ND ©ugiego ^NA^ND² są ©łączone © wyjść ©imperatorów cyfrowych pieiw^szego ^KC1 i cz^war^tego KC4^, z© ^wyj^ście tego elementu jest ©łączone © wejścia sterującego ^klucza ferowanego cziwartego ^Kb. Wszystkie wejścia elementów logicznych ^przechodzą przez łącznik ^Ł, zatkany z ctiwilą rozpoczęcia ^procesu ^pomiarowe^g°.

^Po m-tym i przed /m + n/-tym przej ściem napięcia w obwodzie ©©nym ^przez zero na kon^densatorze C° ostaje zap^amięt;ana amplituda napięcia ©^, bowiem rez^ystor obcinający R jeat ^w tym czasie wyłączony. ^Jego ołączenie następuje przy /m + n/rtym ^przejściu ^przez zero i trwa ^aż ^do przejścia /rn + n + p/-tego. Podczas załączania rezystora R, to jest między /rn + n/fym ^a /m + n + p/fym przejściem przez zero amplituda U^ zostaje opamiętana na ©ndensa^rze Cl. Z^aparniętane wart©© tych napięć s^ą ©lej ^przetwarzane w członie naoi^ęciow^ym ^CN.

Niezależnie od powyższych działań, w członie czasowym CC zostaje zmierzony i zapamiętany odcinek czasu Ta, jaki mija między m-tym a /m + n/-tyrn przejśceern przez zero oraz odcinek czasu Ib, mjiający między m-tym a /m + n + q/-yym przejśceern przez zero.

Yi ten sposób zostają określone wartości wyjściowe do wyznaczania wyniku pornmaru, jakie występują w zależnościach matematycznych poprzednio przytoczonych. Niezbędne przetworzenia są wykonywane w poszczególnych blokach urządzenia pomiarowego.

Przyrząd realizujący sposób pomiaru według wynalazku może być wykonany w wersji analogowej lub w werssi cyfrowej.

159 333

159 333

Fig 6.

Fig 7

W Ko,Ko K1

Kb

Fig 8.

159 333

Fig 3.

Fig. U

Fig. 5

159 333

Fig. 1

Fig 2.

Zakład Wydawnictw UP RP. Nakład 90 egz.

Cena 10 000 zł

Claims (7)

1. Zastrzeżenia patentowe

   1. S^posób pomiaru modułu impedancji ^pętli zwarciowej, o^party na zastosowaniu rezyetancy^jnego obciążenia ^pomiarowego, znamienny tym, że wyznacza się ¹ zapamiętuje na kondensatorze zerornym /CO/ wartiość charakterystyczną, korzystnie amplitudę napięcia jałowej U_Q ^przy wyłączonym obci^ążeniu ^pomiarowym /R/ a taitże wyznacza się i za^pamiętuje na kondensatorze ^pieroszym /01/ taką sam^ą wartość c^rałcteryetyczną napięcia o^bciążeniowego ^Uj na obieltcie łiadanym wyat^ępującą ^przy załączonym obci^ążeniu pomiarowym /R/ i obie wartośoi zapami^ętanych na^pięó UQ, U^ ^przetwarze się w członie na^pięc^oowym /CN/, a oprócz tego, ^przy pomoc^y członu czasowego /CC/ mierzy się i za^pamiętuje pieiwiezy czas Tfi, Jaki mija między m-tym a /rn + n/-^yym ^przejściem przez zero w dowolną stronę napi^ęcia w Zwodzie ^badanym^, ponadto, przy ^pomoc^y członu czasowego /CC/ mierzy się ¹ za^pamiętuje w nim ^drugi czas T^ Jaki mija mi^ędzy m-tym a /rn + n + q/-tym ^przejści.em przez zero w dowolną stronę napi^ęcia w Zwodzie ^badanym^, z tym ^że zmiana stanu wyłącznika sterowanego /^W/ obciążenia ^pomiarowego /R/ następuje w chwili /rn + n/-tego takiego przejścia napi^ęcia ^przez zero, ^gdzia liczby m, n, q ^są d°woln^ymi liczbami całkowitymi i dodatnimi zaś w odcinku czasu dru^giego nie wykonuje eię już żadnej innej zmiany stanu wył^ącznika sterwłanego /W/ obci^ążenla pomiarowego /R/, natomiast obciążenie ^pomiarowe /R/ stanowi rez^yet;or o znanej wartości to', przy czym moduł impedancji ^pętli zwarciowej wyznacza się automat^ycznie w członie wyjściowym /CW/ ze zmierzon^ych i zapami^ętanych wartości U , U·,, ^{Th d}la wartości dokładnych z zależności

   Rr - 1 +4 ^Uo sin' l/₅ a dla warto^i prz^ybli^oonych z zależności.:

   Rr + 44

   IV)

   Ί l/o w Ictórych ^rb - ( 9 —JT~ ^gdzie ^U ^nacza odcinek czasu, odpowiadający kątowi prze^suni^ęcia fazowego mi^ędzy ^krzywą napi^ęcia ^w mi^acu polaru z łączonym i ^z wyłączonym obciążeniem probierczym, nato^mia^st ^T - okres napi^ęcia.
2. 2. Układ do pomiaru modułu impedancji pętli zwarciowej zawierający obwód oociązeniowy, układ sterujący i człony pomiarowe, znamienny tym, że do zacisków wejściowych /x^, Xg/ jest dołączone wejście detektora zera /DZ/ i równolegle z nim szeregowy zespół wyłącznika sterowanegr /\V/ oraz rezystora obciążenia /R/, a następnie poprzez szeregowo włączoną diodę /D/ dołączony jest układ równoległy, którego jedną gałąź tworzy szeregowe połączenie klucza sterowanego zerowego /KO/ i kondensatora zerowego /00/, zaś drugą szeregow/y zespół klucza s^^wanego pierwszego /Kl/ i kondensatora pierwszego /01/, przy czym biegunowość włączenia diody /D/ jest tak dobrana, aby jej stan przewodzenia wypadał w odcinku czasu się między /m + n + q - l/-yya a /m + n + q/-tym przejściem napięcia przez zero, z tym że człon napięciowy /CN/ ma weescie pierwsze /a^/ połączone z węzłem między kluczem sίerwΐ^Γ^.vffl zerowym /KO/ a kondensatorem zerowym /00/, weescie drugie /ag/ członu napięciowego /CN/ przyłączone jest do węzła między kluczem θterowanym pieiwszym /Kl/ a kondensatorem pierwszym /01/, natomast wejście trzecie /a^/ Jest połączone z węzłem między kondensatorami zerwwym /00/ i piewazym /01/ oraz rizt9toiβe /R/, ponadto oba 'wyścia członu

   159 333 napięciowego /CN/ eą .dołączone do wejścia pierwszego /d^/ oraz drugiego /d·^/ członu wyjściowego /CW/, którego wyjście Jeet wyjściem układu, z kolei ^wyJ^ście detektora zera /DZ/ jest połączone z wejściem licznika /LA ^do ^którego wyj^ścia przyłączone ^eą ró^wnol^egle wejścia ©mparatorów cyfrowych ^pieiwszego /KCI/ nastawionego ^na liczbę rn, ©ugiego AC2/ ^{na e}tawionego ^na liczbę /m + n/, trzeciego /EC3/ nastawionego ^na liczbę /m + n + ^p/ ^oraz ^czwartego /KC4/ nastawionego na liczbę /rn + n + qA gdzie p ^Jeet liczbą nłkowitą ⁿie ^więk^ezą ^od q, natomiaf rn, ^{n o}raz q e^ą liczbami całkowitymi dodatnimi, przy^jętymi <ila ^dane^j lconstrukcji, zaś wyjścia komparatorów c^yfrowych ^pierwszego /KCI/, ^drugiego /KC2/, trzefe^go /KC3/ i «wartego /KC4/ e^ą dołączone ^do układu eterującego /US/ ^odpowiednio do wejść ^pieniszego yZ>1y, drugiego /h2/, trzeciego /b^/ i czwartego /b^/, poza tym wyjścia ^układu ferującego /US/ e^ą połączone z wejściami etierującymi wył^ącznika /W/, kluczy sterowanyoh arowego /KO/ i ^pieiwszego /Kl/, członu napięciowego /CH/, członu °y^jściowego /CW/, licznika /L/ ^oraz z weJ^ściarni ^pierwezyrn /ka/ i ^drugim /k^/ członu czasowego /CC/, którego ^dwe ^wyjś^cia ^eą połączone z wejściem trzscim /d^/ i czwartym /d₂₂/ ^członu wy^jściowego /CW/, z którego wyJ^ścia otrzymuje eię wynik pomiaru.
3. 3. Układ, według zastrz. 2, znamienny tym, że człon napięciowy /CH/ ^wyk^ona^{ny w p}ostaci analogowej ma między zacislki wejściowe <iru^gi /a^ i trzeci /a^/ ^włączone wejście ^zes^połu wtórnik-dzielnik pieiwszy /WD1/, zaś między zaciski wejściowe pieiwszy /a^/ i trzeci /a^/ włączone wejście zea^połu wtórnik-dzielnik zerowy /WDO/, przy czym ^wyJ^ście zee^połu ^pieiwazego /W Dl/ Jest ^przyłączone do zacieku licznijwego /c^/, ^wyjście zesp^ołu ^zerowe^go /WDO/ Jeat przy łącz one © zacisku środkowego /c^/, a zaciek wejściowy trzeoi /a-j/ ^Jeat ^połączony z zaciskiem mianownikowym /c^/ członu dzielącego ^pieiwszego /CDI/, fórego ^wyjś^cie ^jest połączone z wejściem członu mnożącego pieiwszego /CNI/ zeepolonego w układ lowadratora, natomiaet jego wyjście poprzez dzielnik rezystancyjny pieiwszy /DR1/ jest p^ołączone z dw^oma zaciskami wyjściowymi /d^, d^/, etanowiącymi wyj^ście analogowego członu napięciowej /CH/.
4. 4. Układ, według zastrz. 2, znamienny tym, że człon czasowy /CC/, wykonany w ^postaci analogo^wej zawiera uziemione źródło referencyjne /Er/, które ^poprzez klucz et;erowan^y trzeci /^a/ jeet ©łączone do wejścia integratora ^pieiwszego /Ia/, a ^poprzez ^klucz eterowany cz^warty /K^/ do wej^ścia integratora drugiego /1^/, którego wyj^ście, ^poprzez dzielnik rezystancyjny drugi /DR2/, jest połączone z zaciskiem plusowym eumatora pieiwezego /Sl/, mającego z^acisk minusowy dołączony do wyJ^ścia integratora ^pierwszego /I_/, fóre β

   ^Jee^t ponadto połączone z ^wejściem mianownikowym /e^g/ uziemnionego członu dzielącego dru^giego /CD2/, ^z ©lei ^wyj^ście eumatora pieiwszego /Sl/ jeet dołączone do weJ^ścia licznikwwego /e^/ członu dzielącego drugiego /CD2/, którego wyjście, ^poprzez człon mnożąc^y ©ugi /CM2/, zee^polony w układ ^kwadrat^ora jest ^wypro^wadzony na zaciski wyjściowe /d^, d^/ analogowego członu czasowego /CC/, zaś wejfia eterujące /k^ k_b/ kluczy eterowanych trzeciego /K_fl/ i czwartego /K^/ eą d^ołączone do dwóch wyjść układu eterującego /US/.

   ⁵· ^Układ ^według ^zastrz, 2, znamienny tym,© człon wyjściowy /CW/, wykonany ^w postaci analogowe^{j ma} z^aciski ^we^jściowe pieiwszy /d^^/ ©łączony © jednego wejścia amatora drugiego /S²/ ^a drugi /dj^/^, trze© /d^/ i czwarty /d^/ dołączone © drugiego wej ścia ^poprzez «łon ^pieiwiastkujący /C^p/, jest dołączone do wejścia wzmacniana /Wl/ ^o wyj^ściu połączonym z przyrządem wskazującym /PW/.
5. 6. Wtład ^według zastrz. 2, znamienny tym,© człon napięciowy /CN/, wykon^an^{y w} posta© ^frowej ma znisk wejściowy trze© /a^/ połączony bezpo^średnio z jednym z ^wejść przetwornika analogowcj-cy^owego /A/C/, forego ©u^gie wejście jest połączone, ^poprzez przełącznik pierwszy /Pa/, ^bą^dz z za^skiem wejśc^wym drugim /a2/ b^ądź z zanekiem wejśc^wym pieiwszym /a^A na^miaf wyjście przetwornika analogowo-cy Nowego /A/C/ ^poρι·ζβζ prz^ełącznik dru^gi /Pc/, jest połączone z wejściem tutforu z^erowego /BUQ/ lub b^uforu pieiwszego /BUj/, z tym, © ich ferowania e^{ą p}oł_ączone współbieżnie, a więc tak że gdy

   159 333 przełącznik pierwszy /P_a/ łączy wejście przetwornika analogowo-cyfrowego /A/Z/ z zaoiskiern pien»szym /a^, to ^Jedⁿocześnie przełącznik drugi /Pc/ łączy ^wyJ^ście przetwornika analogowocyfrowego /A/C/ z wejściem buforu zerowego /BUQ/, natominst wyjfie bitforu rerowego /BU₀/ ^Jeet ^połączone ^{z zac}iekiern ^pierwezym /d^/, ^a wyJ^ście ^buforu pien»azego /BUj/ ^Jest połączo^ne z zaciekiem drugim /d·^/ członu wyjśfowego /CW/.
6. 7. Układ wfług zaatrz. 2, znamienny tym, że cz^ron czaaowy /CC/, wykonany w ^poetaci ^cyfrowej, rna wyście generatora wzorcowego /G^W/ dfączone równolegle ^dr wejść głćw^nych układów bramkuj ących pierwazego fOBj i drugiego /UB^, których wyjiścia aą ^d°łączone °d^powiednio do wejść buforów trzeciego /BTfl/ i czwartego /ΒΊ^/, mającyoh wyjfoia wyprowadz^{o n}e d^{o zac}isków wyjściowych odpowiednio ^do zacisku trzeciego /dg^/ 1 czwartego /^22^ ^członu ^wyjściowego /CN/, natomiast wejście sterujące /ka/ układu ^bramkującego pieiwszego AJBa/ i ^wejś^cie Borujące /kfa/ układu ^bramkującego ^dru^giego aą połączone ^do dwó^oh wyjść układu sterującego /US/.

   Θ. Układ według zaatrz. 2, znamienny tym, że człon wyjściowy /CW/ wykonany w postaci cyfrowej ma wejfia Jednostki arytmetycznej /JA/ połączone z zafekami pieroszym /d^/i drugim /d^₂/· trzecim /d^/ ¹ czwartym /d₂₂/ członu wyjściowego /CT/, natomiast wyjście jednostki arytmetycznej /JA/ Jest ^połączone z wejściem wyświetlacza /WY/.
7. 9. Układ według zaatrz. 2, znamienny tym, że ulcład sterujący /05/ ma zacialcl wejściowe pieiwrszy , drugi /5^/, trzeci /b^/ i czwarty /b^/ ^połączone z Jednej strony odpowiednio z wejściami Icomparatorćw cyfrowych pieiwszego /g.Z\!, drugiego f^N.Z2/, trzeciego IN./3I i czwartego /K/4/» z ^drugiej strony z odpowiednimi biegunami łącznika /Ł/, natomiast waj^ścia elementu logicznego AND piemrazego/ANDl/ są ^dołączone do wyjść imperatorów cy^frowyc^h pieiwszego fkZlf ¹ czwartego /Κ/4Λ zaś wyjście tego elementu jest dołączone do wejścia sterującego wyłącznika sterowanego f^W/, ponadto wej^ścia elementu logicznego NAND pierwszego /^ANDl/ są dołączone ^do wyjść imperatorów cyfrowych pieiwwezego /K/l/ i ^dru^giego /K/2/, zaś wyjście tego elementu Jest iłączone ^do wejść sterujących ^kluczy sterowanych zerowego /KO/ i trzeciego /Ka/, poza tym wejścia elementu logicznego AND drugiego /AND2/ s^{ą d}ołączone do wyjść imperatorów cyfrowych trzeciego /K/3/ i czwartego /K/4/, zaś wyjiie tego elementu jest iłączone do wejścia sterującego iclucza ferowanego piernrazego /Ν1Λ ^oprócz tego wejfia elementu logieznego ^NAND dru^giego /NAND2/ s^{ą d}ołączone ^do wyjść imperatorów c^yfrowych pieiwszego z^^/l/ i czwartego /K/4/, zaś wyjście tego elementu jeat dołączone do weJ^ścia sterującego ^klucza sterowanego czwartego , z tym ^że wszystkie wejścia elementów logicznych przechodzą przez łącznik /Ł/, zamykany z chwilą rozpoczęcia procesu pomiarowe^go.