Przedmiotem wynalazku jest uklad pólprzewodnikowej pamieci dynamicznej cyrkulacyjnej, zwlaszcza dla zlozonych systemów komputerowych.Znane uklady pamieci dynamicznych zbudowane sa z wykorzystaniem rejestrów przesuwaja¬ cych zestawionych z wiekszej liczby powtarzajacych sie podstawowych komórek. Jako podsta¬ wowe komórki stosuje sie uklad trzech tranzystorów MOS lub uklad inwerterów logicznych w technologii MOS. W obu przypadkach element pamieciowy stanowi pojemnosc rozproszona wejscia, tj. bramki, tranzystora lub inwertera. W przypadku rejestru zbudowanego z tranzystorów MOS, sygnal podawany jest na wejscie tranzystora dzialajacego w konfiguracji przelacznika, którego bramka jest sterowana sygnalem, wymuszajacym zapis informacji z zewnetrznego ukladu sterowania pamiecia. Wyjscie tego tranzystora przylaczone jest do bramki tranzystora pamiecio¬ wego. Bramka tego tranzystora pamieciowego posiada wzgledem stalego potencjalu zasilania, pojemnosc rozproszona, której wartosc wynika z przyjetej technologii wykonania tranzystora.Pojemnosc rozproszona i rezystancja wejscia bramki tranzystora stanowia wlasciwy element pamieciowy.Tranzystorpamieciowy pracuje w konfiguracji odwracania sygnalu. Wyjscie sygnalowe tego tranzystora pamieciowego przylaczone jest do wejscia trzeciego tranzystora pracujacego w konfi¬ guracji przelacznika, którego bramka sterowanajest sygnalem z zewnetrznego ukladu sterowania.Tranzystorten stanowi element odczytu informacji. Przy zestawieniu w szereg komórek o podanej wyzej budowie, tranzystor odczytu poprzedniej komórki stanowi tranzystor zapisu informacji dla nastepnej komórki. Przy zestawieniu n komórek w rejestrze, w celu odswiezenia zapisu, zewnetr¬ zny uklad sterujacy zwiera wyjscie rejestru z jego wejsciem i generuje n taktów zegarowych. Czas w jakim wymagne jest odswiezanie pamieci wynosi okolo 1 ms.W innym znanym rozwiazaniu pólprzewodnikowy rejestr przesuwajacy stanowi struktura ze sprzezeniem ladunkowym /CCD/. Plytka pólprzewodnikowa typu n lub p ma na powierzchni szereg metalizowanych elektrod wzajemnie do siebie i od pólprzewodnika odizolowanych. Wejscie i wyjscie struktury CCD stanowi obszar pólprzewodnika przeciwnego typu. Wejscie polaryzowane Int. Cl.4 GUC 27/04 H01L 29/762 148 935 jest w kierunku przewodzenia w stosunku do podloza, a wyjscie polaryzowane jest w kierunku zaporowym. Przy wstrzyknieciu ladunku w obszar podloza, elektrody metalizowane steruja przep¬ lywem sygnalu, tj. ladunku z wejscia w kierunku wyjscia, za pomoca sekwencyjnie przykladanego potencjalu zewnetrznego. Dioda wyjsciowa spolaryzowana w kierunku zaporowym stanowi ele¬ ment odczytu sygnalu, który po wzmocnieniu w zewnetrznym elementcie aktywnym, np. tranzstora MOS, przenoszonym jest ponownie na wejscie struktury w ukladzie sprzezenia zwrotnego, co stanowi cyrkulacyjna pamiec dynamiczna. Zewnetrzny uklad sterujacy zawiera odpowiadajaca ilosci elektrod przechwytujacych, ilosc szyn sterujacych. Czas odswiezenia informacji w pamieci tego typu moze byc o 1-2 rzedy dluzszy niz w opisanych poprzednio ukladach pamieci, czyli moze wynosic do 100 ms.W opisanych ukladach pamieci dynamicznej czas dostepu czyli wyczekiwanie na pojawienie sie na wyjsciu pelnej informacji wynosi od 1 ms do 100 ms. Tak dlugi czas wyczekiwania jest niekorzystny w szeregu zastosowaniach, zwlaszcza w zlozonych systemach komputerowych. Struk¬ tury CCD do wysterowania wymagaja zastosowania duzej liczby szyn sterujacych elektrodami, co komplikuje topografie ukladu scalonego przez zmniejszenie gestosci upakowania a takze wymaga stosowania zlozonego zewnetrznego ukladu sterujacego praca pamieci. W zaleznosci od szczegó¬ lowego rozwiazania liczba elektrod sterujacych jest 2-3 krotnie wieksza od liczby bitów przecho¬ wywanych w rejestrze.Celem wynalazkujest opracowanie pamieci dynamicznej opartej na zasadzie przechowywania i detekcji sygnalu-ladunku o duzej szybkosci dzialania i krótkim czasie dostepu do informacji.Wedlug wynalazku uklad pólprzewodnikowej pamieci dynamicznej zawierajacy rejestr prze¬ suwajacy, uklad odczytu i uklad sterujacy, charakteryzuje sie tym, ze rejestr przesuwajacy stanowi piec bedacych ze soba w kontakcie warstw pólprzewodnika, gdzie zewnetrzne powierzchnie dwóch skrajnych warstw pólprzewodnika o jednakowym typie przewodnictwa sa w kontakcie z dwoma wewnetrznymi warstwami pólprzewodnika o jednakowym, silnie przeciwnym w stosunku do warstw skrajnych typie przewodnictwa, zas warstwy wewnetrzne pólprzewodnika sa w kontakcie z jedna warstwa srodkowapólprzewodnika o tym samym co warstwy wewnetrzne, lecz slabym typie przewodnictwa, lub o samoistnym typie przewodnictwa, przy czymjedno zlacze pomiedzy warstwa skrajna i warstwa wewnetrzna polaryzowane jest w kierunku przewodzenia, a drugie zlacze pomiedzy warstwa wewnetrzna a warstwa skrajna spolaryzowane jest w kierunku zaporowym, przy czym elektroda wyjsciowa rejestru przesuwajacego polaczona jest poprzez rezystor z ujemnym biegunem zródla zasilania ukladu oraz przylaczona jest do elektrody sterujacej aktywnego ele¬ mentu pólprzewodnikowego o duzej impedancji wejsciowej i duzym wzmocnieniu, a wyjscie tego elementu aktywnego w konfiguracji odwrócenia sygnalu polaczone jest z drugiej strony z dodatnim biegunem zródla zasilania ukladu poprzez obciazenie i z drugiej strony z jednym z wejsc mnozacej bramki logicznej z odwróceniem wyniku mnozenia, której wyjscie stanowi wyjscie sygnalu i wyjscie to przylaczone jest do dwuwejsciowego aktywnego elementu mnozacego poprzez jedno z wejsc sterujacych, a drugie wejscie sterujace tego aktywnego elementu mnozacego przylaczone jest do wyjscia ukladu programujacego, a wyjscie elementu mnozacego polaczonejest z warstwa wewnetrz¬ na rejestru przesuwajacego polaryzowana zaporowo w stosunku do warstwy srodkowej,przy czym wyjscie elementu mnozacego polaczone jest równiez poprzez element podwyzszania napiecia z warstwa wewnetrzna spolaryzowana w kierunku przewodzenia w stosunku do warstwy srodkowej i poprzez obciazenie zwarte z dodatnim biegunem zródla zasilania ukladu.Uklad programujacy zbudowany jest z bramki logicznej typu NAND, której jedno wejscie stanowi wejscie sygnalowe, a drugie wejscie poprzez inwerter polaczonejest z wejsciem ustalajacym funkcje ukladu pólprzewodnikowej pamieci dynamicznej, a wyjscie tej bramki NAND zwarte jest z jednym z wejsc bramki logicznej AND na której drugie wejscie podawany jest zewnetrzny sygnal zegarowy sterujacy praca pamieci, a wyjscie tej bramki AND stanowi wejscie ukladu programujacego.Warstwe srodkowa w rejestrze przesuwajacym stanowi warstwa pólprzewodnikowa typu p o slabym przewodnictwie. Aktywny element pólprzewodnikowy stanowi tranzystor typu FET lub MOS-FET.Aktywny element mnozacy stanowi dwubramkowy tranzystor typu MOS-FET. Obcia¬ zenie w ukladzie stanowia rezystory. Element przesuwajacy napiecie stanowi skompensowana termicznie dioda Zenera. Mnozaca bramke logiczna stanowi trójwejsciowa bramka typu NAND,148 935 3 gdzie to drugie z wejsc przylaczony jest zewnetrzny sygnal zegarowy, a do trzeciego z wejsc podawany jest sygnal ustalajacy funkcje pracy ukladu pamieci.Przedstawiony uklad pamieci dynamicznej, którego glówny element stanowi rejestr przesuwa¬ jacy o zaprogramowanej prostej konstrukcji charakteryzuje sie mala iloscia odprowadzen steruja¬ cych przy duzej szybkosci pracy ukladu i krótkim czasie dostepu do informacji na wyjsciu.Informacja wprowadzona do rejestru, zapamietana jest w postaci chmury ladunku unoszonej w wewnetrznym polu elektrycznym, przez co eliminuje sie opózniania powodowane zewnetrznymi ukladami sterowania i sama konstrukcja ukladów opisanych w stanie techniki. W rozwiazaniu wedlug niniejszego zgloszenia wykorzystano naturalny rejestr cyrkulacyjny unikajac stosowania biernych elementów pamieciowych w postaci pojemnosci, np. tranzystory, inwertery lub struktura CCD charakteryzujaca sie pojemnoscia pomiedzy bramka sterujaca krazeniem ladunku a podlo¬ zem. Maksymalna liczba bitów w pojedynczym rejestrze pamieci wedlug wynalazku ograniczona jest jedynie przez dyfuzyjne rozmycie warstw ladunku. Szykosc pamieci jest tym wieksza, tzn. czas dostepu do informacji tym mniejszy, im ruchliwosc nosników w pólprzewodniku, z którego wykonano rejestr jest wieksza. Oznacza to, ze istnieje mozliwosc modyfikacji szybkosci dzialania pamieci w szerokim zakresie przez zastosowanie odpowiednich pólprzewodników lub ich domieszkowanie.Uklad pamieci wedlug wynalazku pozwala na latwe scalenie w zestaw pamieci, przy czym uklad odtwarzania umozliwia normowanie sygnalu dla wiekszej ilosci komórekpamieci wspólnym sygnalem zegarowym, co zapewnia synchroniczna prace calego zestawu komórek pamieci. Umoz- liwa to dokladna, równolegla lub szeregowa, organizacje zapisu i odczytu informacji. Zastepuje to w pelni dotychczas stosowane uklady pamieci dynamicznych z tym, ze czas dostepu i szybkosc dzialania ukladu wedlug wynalazku przewyzszaja dotychczasowe rozwiazania.Uklad pólprzewodnikowej pamieci dynamicznej wedlug wynalazku przedstawiono w przy¬ kladach wykonania zilustrowanych rysunkiem schematu ideowego ukladu.Przyklad I. Podstawowym elementem ukladu jest rejestr przesuwajacy. Rejestr ma pod¬ loze krzemowe stanowiace warstwe srodkowa 7, o grubosci 500fjm. Na podlozu krzemowym, metode inplantacji jonów naniesione sa wewnetrzne warstwy pólprzewodnika 5, 6 typu p o grubosci 1 /jm. Zewnetrzne powierzchnie tych warstw 5, 6 sa w kontakcie ze slabiej domieszkowa¬ nymi zewnetrznymi warstwami pólprzewodnika 1,2 typu p. Zewnetrzne powierzchnie warstw 1,2 i 5, 6 pokryte sa aluminiowymi warstwami stanowiacymi elektrody odpowiednio 3, 4 i 8, 9. Calosc rejestru pokryta jest tlenkiem krzemu z pozostawieniem wolnych miejsc na doprowadzenie metali¬ zacji do elektrod. Na tym samym podlozu wykonana jest struktura elementu podwyzszania napiecia w postaci diody Zenera 16, tranzystora jednobramkowego typu MOS 11, tranzystora dwubramkowego typu MOS14, oporników warstwowych 10, 12, 17 oraz trzywejsciowej bramki ligicznej typu NAND 13 wykonanej w technologii Schottky'ego. Elektroda 3 przylaczona jest do dodatniego bieguna zasilania w postaci metalowej szyny na powierzchni struktury rejestru. Do dodatniego bieguna zasilania przylaczony jest rezystor warstwowy 17, którego drugie wyjscie przylaczone jest do elektrody 8 rejestru i do anody diody Zenera 16. Katoda diody Zenera 16 przylaczona jest do elektrody 9 rejestru i do drenu tranzystora 14 którego zródlo zwarte jest z ujemnym biegunem zasilania ukladu.Elektroda 4 rejestru zwarta jest poprzez rezystor 10 z ujemnym biegunem zródla zasilania rejestru i jednoczesnie jest ona zwarta z bramka tranzystora 11 pracujacego jako wzmacniacz odczytu. Dren tranzystora 11 przylaczony jest poprzez rezystor 12 z dodatnim biegunem zródla zasilania, a zródlo tego tranzystora jest polaczone z ujemnym biegunem zródla zasilania. Z drenu tranzystora 11 wzmocniony i odwrócony sygnal odczytu podawany jest na jedno z wejsc bramki NAND 13. Na dwa pozostale wejscia bramki 13 podawany jest sygnal zegarowy oraz zewnetrzny sygnal ustalajacy funkcje pracy ukladu. Wyjscie bramki 13 stanowi wyjscie ukladu pamieci.Wyjscie to polaczone jest równiez z jedna z bramek aktywnego elementu mnozacego w postaci tranzystora dwubramkowego MOS 14. Druga bramka tranzystora 14 zwarta jest z wyjsciem ukladu programujacego 15, ustalajacego prace ukladu. Uklad progrmujacy 15 zbudowany jest z bramki logicznej typu NAND 18, której jedno wejscie stanowi wejscie sgnalowe, a drugie wejscie jest poprzez inwerter 19 polaczone z wejsciem ustalajacym funkcje pracy ukladu pamieci. Wyjscie tej bramki 18 zwarte jest z jednym z wejsc bramki logicznej AND 20, na której drugie wejscie4 148 935 podawany jest zewnetrzny sygal zegarowy. Wyjscie tej bramki 20 stanowi wyjscie ukladu progra¬ mujacego 15. Bramki 18, 19, 20 zbudowane sa wedlug technologii Schottky'ego na podlozu krzemowym. Przy wymaganej pojemnosci 16 bitów komórki pamieciowej czestotliwosci zegara wynosi 40 MHz dla diody Zenera 16 o napieciu wstecznym 10 V i wstrzykiwanych dziurach, szerokosci jednego bitu informacji wynosi 25 ns przy grubosci podloza krzemowego 500//m.Przyklad II. Rejestr przesuwajacy zbudowany jest na podlozu amorficznego wodorku krzemu a — SiH o grubosci 50/ym, na które naniesione sa kolejno warstwy wewnetrzne 5, 6 typu silne p oraz warstwy skrajne 1,2 typu p domieszkowane bromem. Grubosc kazdej z warstw 1,2,5,6 wynosi 3/ym. Elektrody 3, 4, 8, 9 wykonane sa w postaci napylonego zlota. Izolacja zewnetrzna wykonanajest w postaci napylonego tlenku krzemu. Pozostale elementy ukladu polaczone sajak w przykladzie I, z tym ze rejestr przesuwajacy stanowi samodzielna plytke, zas pozostale elementy ukladu stanowia odrebna plytke wykonana na podlozu krzemowym i polaczona z plytka rejestru hybrydowo. Przy napieciu diody Zenera 16 10 V czestotliwosc pracy zegara zewnetrznego wynosi 34 MHz i szerokosc jednego bitu wynosi 30 ns.Element pamieciowy-rejestr przesuwajacy dziala na zasadzie generacji nadmiarowych nosni¬ ków ladunku w poblizu warstwy wewnetrznej 5. Wytworzona warstwa ladunku przesuwa sie w warstwie srodkowej 7 pólprzewodnika w kierunku przeciwleglej warstwy wewnetrznej 6 pod wplywem zewnetrznego pola elektrycznego. Dobierajac czestotliwosc i czas trwania, tj. szerokosc impulsów zegarowych mozna w obszar warstwy srodkowej 7 wstrzyknac kilkanascie warstw ladunku. Warstwy ladunku w warstwie srodkowej 7 ulegaja rozmyciu dyfuzyjnemu, co powoduje koniecznosc ograniczenia ich ilosci. Dla mozliwej ich identyfikacji na wyjsciu rejestru, maksymalna liczba bitów zapisana w rejstrze wyraza sie wzorem: N=£L kT gdzie e —ladunek elementarny U —napiecie pomiedzy elektrodami 8, 9 k —stala Boltzmanna T —temperatura w skali bezwzglednej Maksymalna liczba bitów opisana powyzszym wzorem nie zalezy od rodzaju materialu z którego wykonany jest element pamieciowy i nieprzekroczenie jej przy danych warunkach zewnetrznych /u, T/ gwarantuje poprawna prace rejestru. Od rodzaju materialu zalezy natomaist czestotliwosc i czas trwania impulsu. Zaleznosc ta wyraza sie wzorem: f= 1 =N-/y-U T d2 gdzie N —liczba bitów wpisanych do rejestru, H —ruchliwosc wstrzyknietyh nosników w obszarze warstwy srodkowej 7, U —napiecie miedzy elektrodami 8, 9, T —okres, tj. szerokosc impulsu, d —grubosc warstwy srodkowej 7.Warstwyladunku po dojsciu przez warstwe srodkowa 7 do przeciwleglej elektrody spolaryzo¬ wanej zaporowo sa zbierane na oporniku 10. Sygnal napieciowy odczytu z rezystora 10 zostaje poddany wzmocnieniu napieciowemu w torze sprzezenia zwrotnego realizowanego przez tranzy¬ stor 11, bramke logiczna 13 i tranzystor 14. W torze sprzezenia zwrotnego realizowane jest takze normowanie w czasie impulsów wyjsciowych przez wymnozenie sygnalu wyjsciowego z sygnalem synchronizujacym zegarowym w elemencie mnozacym 14.Celem normowania impulsów jest usuniecie dyfuzyjnego rozmycia w czasie wstrzyknietych warstw ladunku. Sygnal zwrotny poprzez tranzystor 14, diode 16 i rezystor 17 steruje kolejnym148 935 5 wprowadzeniem ladunku do rejestru. W ten sposób informacja wprowadzona krazy w rejestrze.Bramka logiczna 13 pelni role przelacznika umozliwiajac wpisanie nowej informacji, stosowanie informacji krazacej w ukladzie lub pamietanie akutalnej informacji i jest jednoczesnie elementem odwracajacym polaryzacje sygnalu na wyjsciu tranzystora 11.Zastrzezenia patentowe 1. Uklad pólprzewodnikowej pamieci dynamicznej zawierajacy rejestr przesuwajacy, uklad odczytu i uklad sterujacy, znamienny tym, ze rejestr przesuwajacy stanowi piec bedacych ze soba w kontakcie warstw pólprzewodnika, gdzie zewnetrzne powierzchnie dwóch skrajnych warstw (1,2) pólprzewodnika o jednakowym typie przewodnictwa sa w kontakcie z dwoma wewnetrznymi warstwami (5, 6) pólprzewodnika o jednakowym, silnie przeciwnym w stosunku do warstw skrajnych typie przewodnictwa, zas warstwy wewnetrzne (5, 6) pólprzewodnika sa w kontakcie z jedna warstwa srodkowa (7) pólprzewodnika o tym samym co warstwy wewnetrzne (5, 6) lecz slabym typie przewodnictwa, lub o samoistnym typie przewodnictwa, przy czym jedno zlacze pomiedzy warstwa skrajna (1) i warstwa wewnetrzna (5) polaryzowanejest w kierunku przewodze¬ nia, a drugie zlacze pomiedzy warstwa wewnetrzna (6) a warstwa skrajna (2) spolaryzowane jest w kierunku zaporowym, przy czym elektroda wyjsciowa (4) rejestru przesuwajacego polaczona jest poprzez rezystor (10) z ujemnym biegunem zródla zasilania ukladu oraz przylaczona jest do elektrody sterujacej aktywnego elementu pólprzewodnikowego (11) o duzej impedancyji wejscio¬ wej i duzym wzmocnieniu, a wyjscie tego elementu aktywnego (11) w konfiguracji odwrócenia sygnalu polaczone jest z jednej strony z dodatnim biegunem zasilania ukladu poprzez obciazenie (12) i z drugiej strony z jednym z wejsc mnozacej bramki logicznej (13) z odwróceniem wyniku mnozenia, której wyjscie stanowi wyjscie sygnalu i wyjscie to przylaczone jest do dwuwejsciowego aktywnego elementu mnozacego (14) poprzez jedno z wejsc sterujacych, a drugie wejscie sterujace tego aktywnego elementu mnozacego (14) przylaczonejest do wyjscia ukladu programujacego (15), a wyjscie elementu mnozacego (14) polaczone jest z warstwa wewnetrzna (6) rejestru przesuwaja¬ cego polaryzowana zaporowo w stosunku do warstwy srodkowej (7), przy czym wyjscie elementu mnozacego (14) polaczone jest równiez poprzez element podwyzszania napiecia (16) z warstwa wewnetrzna (5) spolaryzowana w kierunku przewodzenia w stosunku do warstwy srodkowej (7) i poprzez obciazenie (17) zwarte z dodatnim biegunem zródla zasilania ukladu. 2. Uklad wedlug zastrz. 1, znamienny tym, ze uklad programujacy (15) zbudowany jest z bramki logicznej typu NAND (18), której jedno wejscie stanowi wejscie sygnalowe, a drugie wejscie poprzez inwerter (19) polaczone jest z wejsciem ustalajacym funkcje pracy ukladu pólprzewodni¬ kowej pamieci dynamicznej, a wyjscie tej bramki NAND zwarte jest z jednym z wejsc bramki logicznej AND (20), na której drugie wejscie podawany jest zewnetrzny sygnal zegarowy sterujacy prace pamieci, a wyjscie tej bramki AND stanowi wyjscie ukladu programujacego (15). 3. Uklad wedlug zastrz. 1, znamienny tym, ze warstwe srodkowa (7) w rejestrze przesuwajacym stanowi warstwa pólprzewodnikowa typu p o slabym przewodnictwie. 4. Uklad wedlug zastrz. 1, znamienny tym, ze aktywny element pólprzewodnikowy (11) stanowi tranzystor typu FET lub MOS-FET. 5. Uklad wedlug zastrz. 1, znamienny tym, ze aktywny element mnozacy (14) stanowi dwu- bramkowy tranzystor typu MOS-FET. 6. Uklad wedlug zastrz. 1, znamienny tym, ze obciazenia (12,17) stanowia rezystory. 7. Uklad wedlug zastrz. 1, znamienny tym, ze element przesuwajacy napiecie (16) stanowi skompensowana termicznie dioda Zenera. 8. Uklad wedlug zastrz. 1, znamienny tym, ze mnozace bramke logiczna (13) stanowi trójwejs- ciowa bramka typu NAND, gdzie do drugiego z wejsc przylaczony jest zewnetrzny sygnal zega¬ rowy, a do trzeciego z wejsc przylaczony jest sygnal ustalajacy funkcje pracy ukladu pamieci.148 935 Pracownia Poligraficzna UP RP. Naklad 100 egz.Cena 1500 zl PL