Przedmiotem wynalazku jest sposób i uklad do podwajania czestotliwosci sygnalów cyfrowych przydatny do stosowania w cyfrowych syntezerach czestotliwosci.Znane sposoby powielania, w tym i podwajania czestotliwosci polegaja na wyfiltrowaniu ze znieksztalco¬ nego przebiego pierwotnego harmonicznej o wymaganej krotnosci przy pomocy filtru waskopasmowego. Przy znacznej zmianie czestotliwosci wejsciowej konieczne jest przestrojenie filtru rezonansowego jak to jest podane np. w polskim opisie patentowym nr 96 700. Sposoby te nadaja sie jedynie do powielania czestotliwosci zmie¬ niajacych sie w bardzo waskim zakresie.Znany jest takze sposób podwajania czestotliwosci przebiegu cyfrowego polegajacy na sumowaniu ciagów impulsów uzyskanych ze zrózniczkowania narastajacych i opadajacych zboczy przebiegu pierwotnego. W wyniku tego uzyskiwany jest ciag impulsów o dwukrotnie wyzszej czestotliwosci lecz o malym wspólczynniku wypelnie¬ nia, zmieniajacym sie ponadto wraz ze zmiana czestotliwosci podwajanej. Przebieg uzyskany w ten sposób nie nadaje sie do dalszego powielania tym samym sposobem.Znane uklady pracujace wedlug pierwszego z wymienionych sposobów skladaja sie z czlonu znieksztalca¬ jacego przebieg wejsciowy i z filtru waskopasmowego.Znane uklady pracujace wedlug drugiego z wymienionych sposobów zawieraja dwa czlony rózniczkujace i jeden sumujacy.Istota sposobu wedlug wynalazku polega na tym, ze cyfrowy sygnal wejsciowy poddaje sie calkowaniu w dwóch ukladach calkujacych RC, a nastepnie piloksztaltny sygnal z wyjscia pierwszego z tych ukladów porównuje sie w ukladzie komparatora napiecia z wartoscia srednia sygnalu wejsciowego, uzyskana na wyjsciu drugiego ukladu calkujacego przez co uzyskuje sie na wyjsciu komparatcra przebieg opózniony o jedna czwarta okresu w stosunku do sygnalu wejsciowego, który po zsumowaniu z sygnalem wejsciowym w bramce modulo dwa daje na jej wyjsciu sygnal o czestotliwosci dwukrotnie wyzszej i wspólczynniku wypelnienia równym pól.Istota ukladu wedlug wynalazku polega na tym, ze obydwa wejscia komparatora napiecia polaczone sa z wejsciem ukladu za posrednictwem dwóch ukladów calkujacych o róznych parametrach czasowych, a wyjscie2 107372 komparatora polaczone jest zjednym z wejsc bramik modulo dwa, natomiast drugie wejscie tej bramki polaczo¬ ne jest z wejsciem ukladu, przy czym wyjscie bramki stanowi wyjscie calego ukladu.Rozwiazanie wedlug wynalazku pozwala na podwajanie czestotliwosci symetrycznego przebiegu cyfro¬ wego, przy czym uzyskuje sie równiez symetryczny przebieg wyjsciowy, wygodny przy dalszej obróbce np. przy dalszym powielaniu czestotliwosci. Wazna zaleta rozwiazania jest mozliwosc pracy w bardzo szerokim pasmie czestotliwosci fmax / fmin 100.Wynalazek zostal blizej wyjasniony w przykladzie wykonania na rysunku, gdzie fig. 1 przedstawia schemat ideowy ukladu, natomiast fig. 2 wykresy przebiegu i zmian ksztaltu sygnalu w poszczególnych punktach ukladu.W sklad ukladu wedlug wynalazku wchodza dwa uklady calkujace RC o stalych czasowych rl ir2.Zadaniem pierwszego ukladu calkujacego rl jest przeksztalcenie prostokatnego przebiegu wejsciowego S 1 w piloksztaltny sygnal S 3. Zadaniem drugiego ukladu calkujacego r2 jest okreslenie wartosci sredniej S 2 przebiegu^wejsciowego S 1. Wyjscia ukladów calkujacych polaczone sa z wejsciami komparatora K. Natomiast wyjscie komparatora K oraz wejscie calego ukladu sa polaczone do wejsc bramki sumy modulo dwa B. Wyjscie bramki Bjest wyjsciem Wy ukladu podwajania czestotliwosci.Uklad do podwajania czestotliwosci sygnalów cyfrowych dziala w ten sposób, ze symetryczny sygnal cyfrowy S 1 z wejscia We ukladu, przeksztalcony zostaje przez pierwszy uklad calkujacy rl w przebieg pilo¬ ksztaltny S 3 oraz przez drugi uklad calkujacy r 2, w przebieg staly S 2 równy wartosci sredniej sygnalu S 1. Na wyjsciu komparatora napiecia K porównujacego sygnaly S2 iS3 uzyskuje sie sygnal S 4 o czestotliwosci sygnalu wejsciowego S 1 lecz opózniony w stosunku do niego o 1/4 okresu. Wartosc sygnalów S 1 i S 4 zsumowane modulo dwa przez bramke B stanowia sygnal wyjsciowy S 5 o czestotliwosci dwukrotnie wiekszej w stosunku do czestotliwosci sygnalu wejsciowego S 1 i o wspólczynniku wypelnienia równym 1/2.Zastrzezenia patentowe 1.Sposób podwajania czestotliwosci sygnalów cyfrowych, znamienny tym, ze cyfrowy sygnal wejsciowy (S 1) poddaje sie calkowaniu w dwóch ukladach calkujacych RC, a nastepnie piloksztaltny sygnal (S 3) uzyskany z wyjscia pierwszego ukladu calkujacego (rl) porównuje sie w ukladzie komparatora (K) napiecia z wartoscia srednia sygnalu wejsciowego (S 2), uzyskana na wyjsciu drugiego ukladu calkujacego (r2) przez co otrzymuje sie na wyjsciu komparatora (K) przebieg (S 4) opózniony o jedna czwarta okresu w stosunku do sygnalu wejsciowego (S 1), który po zsumowaniu z sygnalem wejsciowym w bramce modulo dwa(B) daje najej wyjsciu sygnal (S 5) o czestotliwosci dwukrotnie wyzszej i wspólczynniku wypelnienia równym pól. 2. Uklad do podwajania czestotliwosci sygnalów cyfrowych, znamienny tym, ze obydwa wejscia komparatora (K) napiecia polaczone sa z wejsciem (We) ukladu za pomoca dwóch ukladów calkujacych (rl oraz r2) o róznych stalych czasowych, a wyjscie komparatora (K) polaczone jest z jednym z wejsc bramki modulo dwa(B), natomiast drugie wejscie tej bramki polaczone jest z wejsciem (We) ukladu, przy czym wyjscie bramki stanowi wyjscie (Wy) calego ukladu.107 372 Fia. 2 PL