NO318368B1

NO318368B1 - Non-volatile passive matrix device and method for reading the same

Info

Publication number: NO318368B1
Application number: NO20014136A
Authority: NO
Inventors: Johan Carlsson; Goran Gustafsson; Michael O Thompson; Richard Womack
Original assignee: Thin Film Electronics Asa
Priority date: 2000-08-24
Filing date: 2001-08-24
Publication date: 2005-03-07
Also published as: NO20014136D0; NO20014136L

Description

Oppfinnelsen angår en ikke-flyktig passiv matriseminneinnretning som omfatter et elektrisk polariserbart dielektrisk minnemateriale som viser hysterese, spesielt et ferroelektrisk materiale, hvor minnematerialet er anordnet i sandwich i et sjikt mellom et første sett og et annet sett av respektive parallelle adresseringselektroder, hvor elektrodene i det første sett utgjør ordlinjer i minneinnretningen og er anordnet i hovedsakelig ortogonalt forhold til elektrodene i det annet sett, hvor de sistnevnte elektroder utgjør bitlinjer i minneinnretningen, hvor en minnecelle med ert kondensatorlignende struktur er definert i minnematerialet ved krysningene mellom ordlinjer og bitlinjer, hvor minnecellene i minneinnretningen utgjør elementene i en passiv matrise, hvor hver minnecelle kan adresseres selektivt for en skrive/leseoperasjon via en ordlinje og en bitlinje, hvor en skriveoperasjon til en minnecelle finner sted ved å etablere en ønsket polarisasjonstilstand i cellen ved hjelp av en spenning som påtrykkes cellen via den respektive ordlinje og bitlinje som definerer cellen, hvor den påtrykte spenning enten etablerer en bestemt polarisasjonstilstand i minnecellen eller er i stand til å svitsje mellom dens polarisasjonstilstander, og hvor en leseoperasjon finner sted ved å påtrykke en svitsje spenning større enn koersitivspenningen til minnecellen og å detektere minst en elektrisk parameter for en utgangsstrøm på bitlinjene; og en fremgangsmåte til å adressere en minneinnretning av denne art, hvor fremgangsmåten omfatter trinn for å styre elektriske potensialer på alle ordlinjer og bitlinjer på en tidskoordinert måte i henhold til en protokoll som omfatter elektriske tidsstyringssekvenser for alle ordlinjer og bitlinjer, å arrangere protokollen slik at den omfatter en lesesyklus, og å sørge for at deteksjonsanordninger under lesesyklusen detekterer ladninger strømmer i bitlinjene. The invention relates to a non-volatile passive matrix memory device comprising an electrically polarizable dielectric memory material which exhibits hysteresis, in particular a ferroelectric material, where the memory material is sandwiched in a layer between a first set and a second set of respective parallel addressing electrodes, where the electrodes in the the first set constitutes word lines in the memory device and is arranged in an essentially orthogonal relationship to the electrodes in the second set, where the latter electrodes form bit lines in the memory device, where a memory cell with a pea capacitor-like structure is defined in the memory material at the intersections between word lines and bit lines, where the memory cells in the memory device constitutes the elements of a passive matrix, where each memory cell can be selectively addressed for a write/read operation via a word line and a bit line, where a write operation to a memory cell takes place by establishing a desired polarization state in the cell using a s voltage applied to the cell via the respective word line and bit line defining the cell, where the applied voltage either establishes a particular polarization state in the memory cell or is capable of switching between its polarization states, and where a read operation takes place by applying a switching voltage greater than the coercivity voltage of the memory cell and detecting at least one electrical parameter of an output current on the bit lines; and a method of addressing a memory device of this nature, the method comprising the steps of controlling electrical potentials on all word lines and bit lines in a time-coordinated manner according to a protocol comprising electrical timing sequences for all word lines and bit lines, arranging the protocol so that it comprises a read cycle, and ensuring that detection devices during the read cycle detect charges flowing in the bit lines.

Oppfinnelsen angår også bruken av en ikke-flyktig passiv matriseminneinnretning i et volumetrisk datalagringsapparat. The invention also relates to the use of a non-volatile passive array memory device in a volumetric data storage device.

Ferroelektriske, integrerte kretser har revolusjonerende egenskaper sammenlignet med konvensjonell teknologi. Applikasjoner innbefatter ikke-flyktige informasjonslagringsinnretninger, spesielt matriseminner som har fordeler så som høy hastighet, praktisk talt ubegrenset holdbarhet og hurtig og høy skrivehastighet, egenskaper som man til nå bare har kunnet drømme om. Ferroelektriske matriseminner kan deles i to typer, en type som inneholder aktive elementer forbundet med minneceller og en type uten aktive elementer. Disse to typer vil bli beskrevet nedenfor. Ferroelectric integrated circuits have revolutionary properties compared to conventional technology. Applications include non-volatile information storage devices, especially array memories which have advantages such as high speed, virtually unlimited durability and fast and high write speed, features that have until now only been dreamed of. Ferroelectric matrix memories can be divided into two types, a type containing active elements connected to memory cells and a type without active elements. These two types will be described below.

Et ferroelektrisk matriseminne som har minneceller i form av ferroelektriske kondensatorer uten aktive aksesselementer så som en aksesstransistor, omfatter en tynn ferroelektrisk film med et sett av parallelle ledende elektroder (ordlinjer) anordnet på en side og et hovedsakelig ortogonalt sett av ledende elektroder (bitlinjer) anordnet på den annen side, idet denne konfigurasjon i det følgende skal betegnes som et "passivt matriseminne". I det passive matriseminne dannes individuelle ferroelektriske minneceller ved krysningspunktene til de motsatte elektroder og danner en minnematrise som omfatter minneceller som individuelt kan aksesseres elektrisk ved selektiv eksitering av passende elektroder fra kanten av matrisen. A ferroelectric matrix memory having memory cells in the form of ferroelectric capacitors without active access elements such as an access transistor comprises a thin ferroelectric film with a set of parallel conductive electrodes (word lines) arranged on one side and a substantially orthogonal set of conductive electrodes (bit lines) arranged on the other hand, as this configuration will hereinafter be referred to as a "passive matrix memory". In the passive matrix memory, individual ferroelectric memory cells are formed at the crossing points of the opposite electrodes and form a memory matrix comprising memory cells that can be individually accessed electrically by selective excitation of appropriate electrodes from the edge of the matrix.

En annen fremgangsmåte for å skaffe et matriseminne er å modifisere hver ferroelektriske minnecelle ved å innbefatte et aktivt element, typisk en aksesstransistor i serie med den ferroelektriske kondensator. Aksesstransistoren styrer aksessen til kondensatoren og blokkerer uventede forstyrrende signaler, eksempelvis fra nærliggende minneceller. Minnecellen kan typisk innbefatte en ferroelektrisk kondensator og en n-kanals metalloksidhalvleder-felteffekttransistor (i det følgende generisk forkortet "MOSFET" uten å angi n-type eller p-type for enkelhets skyld), hvis grindelektrode er forbundet med en ordlinje. Et kilde/drenområde i MOSFETen er forbundet med en bitlinje. En elektrode i den elektriske kondensator er forbundet med kilde/drenområdet til MOSFETen og den andre elektrode på kondensatoren er forbundet til en såkalt "drivlinje". Dette er vanlige utførelser i dag og er ofte anordnet som minneceller med en transistor og en kondensator (1T-1C). Andre konsepter er også velkjente, f.eks. med to transistorer eller flere. Imidlertid vil alle disse konsepter romme et antall transistorer til forskjell fra et passivt matriseminne, noe som impliserer en rekke ulemper, så som minkende antall minneceller innenfor et gitt areal, noe som øker kompleksiteten og et høyt strømforbruk. Heri skal disse typer komponenter i det følgende bli betegnet som "aktive" matriseminner på grunn av det "aktive element", dvs. transistorene i hver minnecelle. Another method of obtaining a matrix memory is to modify each ferroelectric memory cell by including an active element, typically an access transistor in series with the ferroelectric capacitor. The access transistor controls access to the capacitor and blocks unexpected interfering signals, for example from nearby memory cells. The memory cell may typically include a ferroelectric capacitor and an n-channel metal oxide semiconductor field effect transistor (hereafter generically abbreviated "MOSFET" without indicating n-type or p-type for simplicity), whose gate electrode is connected by a word line. A source/drain region in the MOSFET is connected by a bit line. One electrode in the electrical capacitor is connected to the source/drain region of the MOSFET and the other electrode on the capacitor is connected to a so-called "drive line". These are common designs today and are often arranged as memory cells with a transistor and a capacitor (1T-1C). Other concepts are also well known, e.g. with two or more transistors. However, all these concepts will accommodate a number of transistors unlike a passive matrix memory, which implies a number of disadvantages, such as decreasing the number of memory cells within a given area, which increases complexity and a high power consumption. In the following, these types of components will be referred to as "active" matrix memories because of the "active element", i.e. the transistors in each memory cell.

Den foreliggende oppfinnelse er imidlertid utelukkende rettet mot passive matriseminner uten aktive elementer så som dioder og transistorer som er lokalt forbundet med minnecellen. However, the present invention is exclusively directed to passive matrix memories without active elements such as diodes and transistors which are locally connected to the memory cell.

Lese- og skriveoperasjoner i passive matriseminner kan utføres ved hjelp av såkalt "partiell ordadressering", hvorved bare ett parti, typisk én av minnecellene i en gitt ordlinje leses eller skrives. For å oppnå en slik partiell lese- (eller skrive-) operasjon blir de ikke-adresserte cellene på ikke-aktiverte ordlinjer eller bitlinjer spenningsforspent i henhold til en såkalt "pulsprotokoll" for å unngå partiell svitsjing av ikke-adresserte celler. Valget av pulsprotokollen avhenger av en rekke faktorer og forskjellige opplegg er foreslått i litteraturen for applikasjoner som involverer ferroelektriske minnematerialer som viser hysterese. Dette er f.eks. beskrevet i den nærværende søkers norske patentsøknad nr. 20003508 innlevert 7. juli 2000. Denne søknaden beskriver en protokoll for en passiv minnematrise. På den annen side vil normalt forspenning av ikke-adresserte celler forårsake forstyrrelsespenninger, noe som kan resultere i tap av minneinnhold eller gi opphav til lekkasjestrømmer eller andre parasittiske strømmer, her kalt "snikstrømmer", som kan maskere strømmen fra en adressert minnecelle under en leseoperasjon og dermed maskere datainnholdet under lesningen. Avhengig av arten av den angjeldende komponent, kan forskjellige kriterier for å unngå eller i det minste redusere forstyrrelsen av ikke-adresserte minneceller defineres, så som fremgangsmåter for snikstrømkansellering. En annen måte er å minske følsomheten til hver celle i matrisen til småsignalforstyrrelser, hvilket kan oppnås ved hjelp av celler som har en ikke-lineær spennings-strømrespons, noe som involverer f.eks. terskling, likeretting og/eller forskjellige former av hysterese. Read and write operations in passive array memories can be performed using so-called "partial word addressing", whereby only one part, typically one of the memory cells in a given word line, is read or written. To achieve such a partial read (or write) operation, the non-addressed cells on non-activated word lines or bit lines are voltage-biased according to a so-called "pulse protocol" to avoid partial switching of non-addressed cells. The choice of the pulse protocol depends on a number of factors and different schemes have been proposed in the literature for applications involving ferroelectric memory materials that exhibit hysteresis. This is e.g. described in the present applicant's Norwegian patent application no. 20003508 filed on 7 July 2000. This application describes a protocol for a passive memory matrix. On the other hand, normal biasing of non-addressed cells will cause disturbance voltages, which can result in loss of memory contents or give rise to leakage currents or other parasitic currents, here called "sneaky currents", which can mask the current from an addressed memory cell during a read operation and thus mask the data content during reading. Depending on the nature of the component in question, different criteria to avoid or at least reduce the interference of non-addressed memory cells can be defined, such as leakage current cancellation methods. Another way is to reduce the sensitivity of each cell in the matrix to small-signal disturbances, which can be achieved by means of cells having a non-linear voltage-current response, involving e.g. thresholding, rectification and/or various forms of hysteresis.

For å forbedre ytelsen til både aktive og passive ferroelektriske minneinnretninger kan minnematrisen deles internt, "segmenteres", i mindre blokker, såkalte "segmenter", f.eks. for å redusere effektbehovet. Normalt er denne segmenteringen gjennomsiktig for en bruker. En annen grunn for segmentering er det problem med ferroelektriske kondensatorer at de lider av en såkalt "utmatting", hvilket betyr at etter at en ferroelektrisk kondensator er blitt svitsjet et stort antall ganger, eksempelvis flere millioner, kan den ikke holde på en remanent polarisasjon og slutter dermed å fungere. En løsning på dette spesielle problem kan være mindre matrisesegmenter for å unngå å svitsje en hel rad av kondensatorer. Dette er vist i US-A- 5 567 636 (Jones, Jr.) viser f.eks. en aktiv minnematrise hvor et segment av hver ordlinje er forbundet med en eneste drivlinje og omfatter et antall minneceller som tilsammen lagrer et dataord. Dette reduserer antall celler som svitsjes samtidig og gir en bedre arealutnyttelse. Fra US-A-5 912 846 To improve the performance of both active and passive ferroelectric memory devices, the memory matrix can be internally divided, "segmented", into smaller blocks, so-called "segments", e.g. to reduce the power requirement. Normally, this segmentation is transparent to a user. Another reason for segmentation is the problem with ferroelectric capacitors that they suffer from a so-called "fatigue", which means that after a ferroelectric capacitor has been switched a large number of times, for example several millions, it cannot maintain a remanent polarization and thus ceases to function. A solution to this particular problem could be smaller matrix segments to avoid switching a whole row of capacitors. This is shown in US-A-5,567,636 (Jones, Jr.) shows e.g. an active memory matrix where a segment of each word line is connected to a single drive line and comprises a number of memory cells which together store a data word. This reduces the number of cells that are switched at the same time and provides a better area utilization. From US-A-5,912,846

(Taylor) er det også kjent et aktivt matriseminne med segmenterte ordlinjer. Hensikten er primært å unngå uensartede avtrykk ("imprint") ved at skriving eller tilbakeskriving etter utlesing skjer segment for segment i henhold til en protokoll. Et annet dokument som beskriver en segmentert minnematrise er Gary F. Debrenwick & al., "Non-volatile Ferroelectric Memory for Space Applications", Celis Semiconductor Corporation, Colorado Springs. Det omtaler en segmentert minnematrise som er i stand til å redusere effektbehovene til den aktive matrise som benytter en minnecellearkitektur med en transistor og en kondensator (1T,1C). (Taylor) an active matrix memory with segmented word lines is also known. The purpose is primarily to avoid non-uniform imprints ("imprint") by writing or writing back after reading out segment by segment according to a protocol. Another document describing a segmented memory array is Gary F. Debrenwick & al., "Non-volatile Ferroelectric Memory for Space Applications", Celis Semiconductor Corporation, Colorado Springs. It refers to a segmented memory array capable of reducing the power requirements of the active array using a memory cell architecture with a transistor and a capacitor (1T,1C).

Eksempler på passive matriseminner som benytter ferroelektriske minnematerialer kan finnes i litteraturen som daterer seg 40-50 år tilbake. For eksempel beskrev W.J. Merz og J.R. Anderson et bariumtitanatminne i 1955 (W.J. Merz og J.R. Anderson, "Ferroelectric storage devices", Bell. Lab. Record, 1, pp.335-342 (1995)), og tilsvarende arbeider ble også rapportert av andre kort deretter (se f.eks. CF. Pulvari, "Ferroelectrics and their memory applications", IRE Transactions CP-3. pp. 3-11 (1956), og D.S. Campbell, "Barium titanate and its use as a memory store", J.Brit. IRE 17 (7), pp. 385-395 (1957)). Et annet eksempel på et passivt matriseminne kan finnes i IBM Technical Disclosure Bulletin, bind 37, nr. 11, november 1994. Imidlertid beskriver ingen av disse dokumentene en løsning på problemet med forstyrrelse av ikke-adresserte celler. Examples of passive matrix memories that use ferroelectric memory materials can be found in the literature dating back 40-50 years. For example, W.J. described Merz and J.R. Anderson a barium titanate memory in 1955 (W.J. Merz and J.R. Anderson, "Ferroelectric storage devices", Bell. Lab. Record, 1, pp.335-342 (1995)), and similar work was also reported by others shortly thereafter (see e.g. eg CF. Pulvari, "Ferroelectrics and their memory applications", IRE Transactions CP-3. pp. 3-11 (1956), and D.S. Campbell, "Barium titanate and its use as a memory store", J.Brit. IRE 17 (7), pp. 385-395 (1957)). Another example of a passive array memory can be found in the IBM Technical Disclosure Bulletin, Volume 37, Number 11, November 1994. However, none of these documents describe a solution to the problem of unaddressed cell interference.

En annen fremgangsmåte for å håndtere problemet vil være å modifisere det ferroelektriske materiale slik at det fås en hysteresesløyfe med tilnærmet kvadratisk form. Imidlertid har heller ikke dette til nå blitt beskrevet i noen detalj. Another method to deal with the problem would be to modify the ferroelectric material so that a hysteresis loop with an approximately square shape is obtained. However, this has not yet been described in any detail either.

Følgelig er det et behov for et passivt matriseminne uten de ovennevnte negative egenskaper, så som forstyrrelser av ikke-adresserte celler. Accordingly, there is a need for a passive matrix memory without the above negative characteristics, such as disturbances of unaddressed cells.

I lys av det ovenstående er det en hensikt med den foreliggende oppfinnelse å skaffe en passiv matriseminneinnretning som løser problemet med forstyrrede ikke-adresserte minneceller. En annen hensikt med oppfinnelsen er å skaffe en passiv matriseminneinnretning som minimerer virkningen av kumulative signaler på ikke-adresserte celler ved lesing av lagrede data. Endelig er det også en hensikt med oppfinnelsen å skaffe en utlesningsmetode i en passiv matriseminneinnretning og som er kompatibel med de ovennevnte hensikter. In light of the above, it is an object of the present invention to provide a passive array memory device which solves the problem of disturbed unaddressed memory cells. Another object of the invention is to provide a passive array memory device which minimizes the effect of cumulative signals on unaddressed cells when reading stored data. Finally, it is also a purpose of the invention to provide a readout method in a passive matrix memory device and which is compatible with the above-mentioned purposes.

De ovennevnte hensikter så vel som ytterligere fordeler og trekk realiseres The above purposes as well as additional benefits and features are realized

med en ikke-flyktig passiv matriseminneinnretning i henhold til oppfinnelsen som er kjennetegnet ved at ordlinjene er delt i et antall segmenter, idet hvert segment omfatter og er definert av et antall tilstøtende bitlinjer i matrisen, og at anordninger er anordnet for å koble hver bitlinje tilordnet et segment med en forbundet deteksjonsanordning, slik at det fås samtidig kobling av alle minneceller tilordnet en ordlinje på et segment for utlesning via de tilsvarende bitlinjer i segmentet, idet hver deteksjonsanordning er innrettet til å detektere ladningsstrømmen i den til seg forbundne bitlinje for å bestemme en logisk verdi lagret i minnecellen definert av bitlinjen. with a non-volatile passive matrix memory device according to the invention which is characterized in that the word lines are divided into a number of segments, each segment comprising and being defined by a number of adjacent bit lines in the matrix, and that devices are arranged to connect each bit line assigned a segment with a connected detection device, so that simultaneous connection of all memory cells assigned to a word line on a segment is obtained for reading via the corresponding bit lines in the segment, each detection device being arranged to detect the charge current in the bit line connected to it in order to determine a logical value stored in the memory cell defined by the bit line.

I en første fordelaktig utførelse av minneinnretningen i henhold til oppfinnelsen er anordningene for samtidig kobling av hver bitlinje i et segment med forbundne deteksjonsanordninger under adressering, multipleksere. In a first advantageous embodiment of the memory device according to the invention, the devices for simultaneously connecting each bit line in a segment with connected detection devices during addressing are multiplexers.

I det tilfelle svarer antall multipleksere til det største antall bitlinjer som definerer et segment, idet hver bitlinje i et segment er koblet til en spesifikk multiplekser. Det er da foretrukket at utgangen på hver multiplekser er forbundet med en enkelt deteksjonsanordning, og spesielt kan den enkelte deteksjonsanordning da være en deteksjonsforsterker. In that case, the number of multiplexers corresponds to the largest number of bit lines that define a segment, each bit line in a segment being connected to a specific multiplexer. It is then preferred that the output of each multiplexer is connected to a single detection device, and in particular the individual detection device can then be a detection amplifier.

I en annen fordelaktig utførelse av minneinnretningen i henhold til oppfinnelsen er anordningene for samtidig kobling av hver bitlinje i et segment til en forbundet deteksjonsanordning under adressering, portanordninger. In another advantageous embodiment of the memory device according to the invention, the devices for simultaneously connecting each bit line in a segment to a connected detection device during addressing are gate devices.

I det tilfelle kan alle bitlinjer i et segment være forbundet med en bestemt portanordning, idet hver portanordning har et antall utganger svarende til antall bitlinjer i det respektive segment og hver utgang på hver portanordning er forbundet med en spesifikk busslinje i en utgangsdatabuss, slik at antall busslinjer således svarer til det største antall bitlinjer i et segment og hver busslinje er forbundet med en enkelt deteksjonsanordning. Foretrukket omfatter portanordningen passporter og foretrukket er deteksjonsanordningen en deteksjonsforsterker. In that case, all bit lines in a segment can be connected to a specific port device, each port device having a number of outputs corresponding to the number of bit lines in the respective segment and each output on each port device being connected to a specific bus line in an output data bus, so that the number bus lines thus correspond to the largest number of bit lines in a segment and each bus line is connected to a single detection device. Preferably, the gate device comprises passports and preferably the detection device is a detection amplifier.

De ovennevnte hensikter og andre fordeler og trekk oppnås også med en fremgangsmåte til utlesing i henhold til oppfinnelsen som er kjennetegnet ved å dele ordlinjene i en rekke segmenter, idet hvert segment omfatter og er definert av et antall tilstøtende bitlinjer i matrisen, å forbinde hver bitlinje i et ordlinjesegment med den tilhørende deteksjonsanordning, å aktivere i henhold til protokollen én ordlinje av gangen i et segment ved å sette potensialet på denne ordlinje i segmentet på svitsjespenningen i det minste under en del av lesesyklusen, samtidig som alle bitlinjer i segmentet holdes på nullpotensial, og å bestemme en logisk verdi lagret i de enkelte minneceller detektert av deteksjonsanordningene under lesesyklusen. The above purposes and other advantages and features are also achieved with a method for reading out according to the invention which is characterized by dividing the word lines into a number of segments, each segment comprising and being defined by a number of adjacent bit lines in the matrix, connecting each bit line in a word line segment with the associated detection device, to activate according to the protocol one word line at a time in a segment by setting the potential of this word line in the segment to the switching voltage at least during part of the read cycle, while keeping all bit lines in the segment at zero potential , and determining a logic value stored in the individual memory cells detected by the detection devices during the read cycle.

I en fordelaktig utførelse av fremgangsmåten i henhold til oppfinnelsen In an advantageous embodiment of the method according to the invention

holdes alle ordlinjer og alle bitlinjer når ingen celle leses eller skrives, på en hvilespenning på 1/3 av svitsjespenningen, en ordlinje i segmentet aktiveres av gangen i henhold til protokollen ved å sette potensialet til denne ordlinje i segmentet på svitsjespenningen under i det minste en del av lesesyklusen, samtidig som alle bitlinjer i segmentet holdes på nullpotensial, og den logiske verdi lagret i de individuelle celler som detekteres av deteksjonsanordningene, bestemmes under lesesyklusen. all word lines and all bit lines are held when no cell is read or written, at a resting voltage of 1/3 of the switching voltage, one word line in the segment is activated at a time according to the protocol by setting the potential of this word line in the segment on the switching voltage below at least a part of the read cycle, while all bit lines in the segment are held at zero potential, and the logic value stored in the individual cells detected by the detection devices is determined during the read cycle.

Endelig oppnås de ovennevnte hensikter og andre trekk og fordeler også i henhold til oppfinnelsen med bruk av ikke-flyktig passiv minneinnretning og fremgangsmåten til utlesing i henhold til oppfinnelsen i et volumetrisk datalagringsapparat med en rekke stablede sjikt, idet hvert sjikt omfatter én ikke-flyktig passive matriseminneinnretning. Finally, the above purposes and other features and advantages are also achieved according to the invention with the use of a non-volatile passive memory device and the method for readout according to the invention in a volumetric data storage device with a number of stacked layers, each layer comprising one non-volatile passive matrix memory device.

Oppfinnelsen skal nå beskrives mer fullstendig på basis av drøftelse av dens generelle bakgrunn og foretrukkede utførelse fremlagt i det følgende, lest i samband med vedføyde tegning, hvor The invention shall now be described more fully on the basis of a discussion of its general background and preferred embodiment set forth below, read in conjunction with the attached drawing, where

fig. 1 viser en tegning av en hysteresekurve for et ferroelektrisk minnemateriale, fig. 1 shows a drawing of a hysteresis curve for a ferroelectric memory material,

fig. 2 et skjematisk diagram av et parti av en passiv minnematrise med kryssende elektrode linjer og hvor minnecellene inneholder et ferroelektrisk materiale lokalisert mellom disse elektroder hvor de overlapper, fig. 2 a schematic diagram of a part of a passive memory matrix with crossing electrode lines and where the memory cells contain a ferroelectric material located between these electrodes where they overlap,

fig. 3 et forstørret tverrsnitt tatt langs linjen A-A på fig. 2, fig. 3 an enlarged cross-section taken along the line A-A in fig. 2,

fig. 4 et funksjonelt blokkdiagram som illustrerer lesing av et helt ord i et ferroelektrisk matriseminne, fig. 4 is a functional block diagram illustrating reading a whole word in a ferroelectric matrix memory,

fig. 5 et funksjonelt blokkdiagram som illustrerer et passivt matriseminne i henhold til en foretrukket utførelse av oppfinnelsen og med segmenterte ordlinjer, fig. 5 is a functional block diagram illustrating a passive matrix memory according to a preferred embodiment of the invention and with segmented word lines,

fig. 6 et funksjonelt blokkdiagram som illustrerer et passivt matriseminne i henhold til en foretrukket utførelse av oppfinnelsen og med segmenterte ordlinjer, fig. 6 is a functional block diagram illustrating a passive array memory according to a preferred embodiment of the invention and with segmented word lines,

fig. 7a et enkelt tidsstyringsdiagram for utlesing av et helt ord med en påfølgende skrive/oppfriskingssyklus anordnet for å adressere en ordlinje av et segment i minnematrisen ved "helordsutlesing", fig. 7a is a simple timing diagram for reading a whole word with a subsequent write/refresh cycle arranged to address a word line of a segment in the memory array by "whole word read",

fig. 7b en variant av styringsdiagrammet på fig. 7a, fig. 7b a variant of the control diagram in fig. 7a,

fig. 8 som viser den samme utførelse som på fig. 5, men med elektrisk segmentering av ordlinjene, fig. 8 which shows the same embodiment as in fig. 5, but with electrical segmentation of the word lines,

fig. 9 som viser den samme utførelse som på fig. 6, men med elektrisk segmentering av ordlinjene, og fig. 9 which shows the same embodiment as in fig. 6, but with electrical segmentation of the word lines, and

fig. 10 viser et tverrsnitt gjennom et stablet arrangement av flere minneinnretninger i henhold til oppfinnelsen. fig. 10 shows a cross-section through a stacked arrangement of several memory devices according to the invention.

Før det gis en detaljert beskrivelse av foretrukkede utførelser, skal den generelle bakgrunnen for oppfinnelsen diskuteres for å gi en bedre forståelse av hvordan et passivt matriseminne eller til og med et enkelt minnecelle i et slikt minne virker. I den forbindelse skal det vises til fig. 1 som viser en typisk såkalt "hysteresesløyfe" for et ferroelektrisk materiale. Her er polarisasjonen P til et ferroelektrisk materiale plottet med hensyn på en potensialforskjell V. Verdien av polarisasjonen vil bevege seg rundt sløyfen i en angitt retning. Et ferroelektrisk materiale med en hysteresesløyfe som vist på fig. 1 vil forandre sin netto polarisasjonsretning ("svitsjing") ved påtrykking av en elektrisk spenning Vs som overstiger den såkalte koersitivspenning Vc. Når spenningen Vs overstiger koersitivspenningen Vc, forandrer polarisasjonen P seg brått til en stor positiv verdi +Pr (antatt at det startes ved negativ polarisasjon med null potensial). Denne positive polarisasjon +Pr opprettholdes inntil en tilsvarende negativ elektrisk spenning som overstiger den negative koersitivspenning -Vc igjen forandrer polarisasjonen tilbake til negativ polarisasjon. På denne måte vil minneinnretninger utstyrt med kondensatorer som omfatter ferroelektrisk materiale vise en minneeffekt i fravær av et påtrykt elektrisk felt og gjøre det mulig å lage ikke-flyktige data ved å benytte et potensialforskjell over det ferroelektriske materiale og som frembringer en polarisasjonsrespons. Polarisasjonsretning (og størrelse) kan dermed stilles inn og etterlates i en ønsket tilstand. Likeledes kan polarisasjonsstatus bestemmes. Lagring og bestemmelse av data vil bli beskrevet mer detaljert nedenfor. Before giving a detailed description of preferred embodiments, the general background of the invention shall be discussed to provide a better understanding of how a passive array memory or even a single memory cell in such a memory works. In this connection, reference should be made to fig. 1 which shows a typical so-called "hysteresis loop" for a ferroelectric material. Here the polarization P of a ferroelectric material is plotted with respect to a potential difference V. The value of the polarization will move around the loop in a specified direction. A ferroelectric material with a hysteresis loop as shown in fig. 1 will change its net polarization direction ("switching") by applying an electric voltage Vs that exceeds the so-called coercive voltage Vc. When the voltage Vs exceeds the coercive voltage Vc, the polarization P changes abruptly to a large positive value +Pr (assuming that it is started by negative polarization with zero potential). This positive polarization +Pr is maintained until a corresponding negative electrical voltage that exceeds the negative coercive voltage -Vc again changes the polarization back to negative polarization. In this way, memory devices equipped with capacitors comprising ferroelectric material will show a memory effect in the absence of an applied electric field and make it possible to create non-volatile data by using a potential difference across the ferroelectric material and which produces a polarization response. Polarization direction (and size) can thus be set and left in a desired state. Likewise, polarization status can be determined. Storage and determination of data will be described in more detail below.

Avhengig av den nødvendige svitsjehastighet osv. benyttes en nominell spenning Vs benyttet til å drive polarisasjonstilstanden til det ferroelektriske materiale og velges typisk større enn spenningen Vc som tilsvarer koersitivfeltet Ec. Den nominelle spenning Vs er generisk vist ved den stiplede linje på fig. 1, men er på ingen måte begrenset til denne bestemte verdi. Andre verdier kan benyttes. Depending on the required switching speed, etc., a nominal voltage Vs is used to drive the polarization state of the ferroelectric material and is typically chosen greater than the voltage Vc which corresponds to the coercive field Ec. The nominal voltage Vs is generically shown by the dashed line in fig. 1, but is in no way limited to this particular value. Other values can be used.

Fig. 2 viser en del av en m-n minnematrise 11 i et passivt matriseminne 10 og gjengir to innbyrdes motsatt sett av parallelle elektroder, nemlig ordlinjeelektroder WE| . m og bitlinjeelektroder BL[_ n. Ordlinje- og bitlinjeelektrodene WL;BL er anordnet innbyrdes perpendikulære til hverandre, hvorved de ved krysningsområdene definerer sideveggene til bestemte volumelementer av et isolerende ferroelektrisk materiale (beskrevet mer detaljert nedenfor) og som på sin side som definerer volumet til kondensatorlignende minneceller i minnematrisen 10. Fig. 3 gjengir et tverrsnitt langs linjen A-A på fig. 2. Det dielektriske materiale i hver kondensator er det ferroelektriske materiale i et ferroelektrisk sjikt 12, hvor tykkelsen til materialet definerer høyden h av volumelementer som igjen definerer minneceller 13. - For enkelthets skyld er bare tre krysningspunkter mellom ordlinje- og bitlinjeelektrodene WL;BL vist på fig. 2. Fig. 2 shows a part of an m-n memory matrix 11 in a passive matrix memory 10 and reproduces two mutually opposite sets of parallel electrodes, namely word line electrodes WE| . m and bit line electrodes BL[_ n. The word line and bit line electrodes WL;BL are arranged mutually perpendicular to each other, whereby at the crossing areas they define the side walls of certain volume elements of an insulating ferroelectric material (described in more detail below) and which in turn define the volume to capacitor-like memory cells in the memory matrix 10. Fig. 3 reproduces a cross-section along the line A-A in fig. 2. The dielectric material in each capacitor is the ferroelectric material in a ferroelectric layer 12, where the thickness of the material defines the height h of volume elements which in turn define memory cells 13. - For simplicity, only three crossing points between the word line and bit line electrodes WL;BL are shown on fig. 2.

Ved å påtrykke en potensialforskjell Vs mellom to motsatte elektroder, ordlinjen WL og bitlinjen BL, i en celle 13, utsettes det ferroelektriske materiale i en celle 13 for et elektrisk felt E som frembringer en polarisasjonsrespons med en retning som kan stilles inn og etterlates i en av to stabile tilstander, positiv eller negativ polarisasjon i henhold til hva som er angitt f.eks. i fig. 1. De to tilstander representerer de binære tilstander "1" og "0". Likeledes kan polarisasjonsstatusen i cellen 13 endres eller utledes ved fornyet påtrykking av en potensialforskjell mellom de to motsatte elektroder WL og BL som adresserer cellen 13, noe som enten forårsaker at polarisasjonen forblir uforandret etter fjerningen av polarisasjonsretningen, eller vipper til den motsatte retning. I det første tilfelle vil en liten strøm dannes på den angjeldende bitlinje som respons på den påtrykte spenning, mens i det siste tilfelle vil polarisasjonsforandringen forårsake en høy strøm. Denne strømmen sammenlignes med en referanse som kan skaffes på mange måter (ikke vist) for å være i stand til å avgjøre om det foreligger en "1" eller en "0". Skjer utlesningen destruktivt, vil polarisasjonstilstandene i noen av cellene svitsjes til den motsatte tilstand. For eksempel kan cellens polarisasjonstilstand svitsje til "0", enten det er tilstanden "1" eller "0" som leses ut. Den initiale tilstand må derfor skrives tilbake til en celle i minnet for å beholde informasjonen i minnet, dvs. den utleste verdi. En mer detaljert beskrivelse av hvordan en passiv matriseminne virker, vil gis nedenfor når det beskrives en foretrukket utførelse av oppfinnelsen. By applying a potential difference Vs between two opposite electrodes, the word line WL and the bit line BL, in a cell 13, the ferroelectric material in a cell 13 is exposed to an electric field E which produces a polarization response with a direction that can be set and left in a of two stable states, positive or negative polarization according to what is indicated e.g. in fig. 1. The two states represent the binary states "1" and "0". Likewise, the polarization status in the cell 13 can be changed or deduced by renewed application of a potential difference between the two opposite electrodes WL and BL addressing the cell 13, which either causes the polarization to remain unchanged after the removal of the polarization direction, or tilts to the opposite direction. In the first case, a small current will be generated on the relevant bit line in response to the applied voltage, while in the latter case, the polarization change will cause a high current. This current is compared to a reference which can be obtained in many ways (not shown) to be able to determine whether a "1" or a "0" is present. If the readout occurs destructively, the polarization states in some of the cells will be switched to the opposite state. For example, the cell's polarization state may switch to "0", whether it is the state "1" or "0" that is read out. The initial state must therefore be written back to a cell in the memory to keep the information in the memory, i.e. the read value. A more detailed description of how a passive matrix memory works will be given below when a preferred embodiment of the invention is described.

Også med henblikk på å forbedre forståelsen av den foreliggende oppfinnelse kan det henvises til fig. 4 som gjengir en annen utlesningsmetode for passive matriseminner, heretter kalt helradslesing, hvorved en aktiv ordlinje, her den første ordlinje WL] som omfatter en ønsket minnecelle 13, avleses over hele sin lengde, dvs. hver av minnecellene 13 definert ved bitlinjen BLi...BL„. Helradslesning er i og for seg et kjent konsept som er beskrevet f.eks. i US-A-6 157 578.1 dette dokument er imidlertid løsningen rettet mot en aktiv matriseminneinnretning med det formål å øke hastigheten for overføring av data lagret i en relativt stor blokk i en minnematrise. Den foreliggende oppfinnelse er derimot forbundet med passive matriseminner, slik at kjent teknikk vedrørende aktive matriser, så som beskrevet i US-A-6 157 578, ikke er relevant, da aktive innretninger ikke har problemet med forstyrrelse av ikke-adresserte celler. Also with a view to improving the understanding of the present invention, reference can be made to fig. 4 which reproduces another reading method for passive matrix memories, hereafter called full row reading, whereby an active word line, here the first word line WL] comprising a desired memory cell 13, is read over its entire length, i.e. each of the memory cells 13 defined by the bit line BLi.. .BL„. Full-line reading is in and of itself a well-known concept, which is described e.g. in US-A-6 157 578.1 this document, however, the solution is directed to an active array memory device for the purpose of increasing the speed of transfer of data stored in a relatively large block in a memory array. The present invention, on the other hand, is connected with passive matrix memories, so that known technology regarding active matrices, as described in US-A-6 157 578, is not relevant, as active devices do not have the problem of disturbance of unaddressed cells.

Det er viktig å bemerke at i henhold til pulsprotokollen for helradslesing i et passivt matriseminne kan induktive ordlinjer, i dette tilfelle ordlinjene It is important to note that according to the full-row read pulse protocol in a passive array memory, inductive word lines, in this case the word lines

WL2>...m> WLm holdes på samme potensial eller essensielt det samme potensial som bitlinjene BLi( n. Følgelig så foreligger det ikke noe forstyrrende signal på noen av de ikke-adresserte celler i minnematrisen 10. For utlesing av data (deteksjon) bringes den aktive ordlinje, i dette tilfelle den første ordlinje WLl5 til et potensial som får strøm I til å gå gjennom cellene på kryssende bitlinjer BL!,...„. Størrelsen av strømmen I avhenger av polarisasjonstilstanden i hver celle 13 og finnes ved hjelp av deteksjonsanordninger 26, en for hver bitlinje BL som vist på fig. 4. Deteksjonsanordningene 26 kan eksempelvis være deteksjonsforsterkere ("sense amplifiers"). WL2>...m> WLm is kept at the same potential or essentially the same potential as the bit lines BLi(n. Consequently, there is no disturbing signal on any of the non-addressed cells in the memory matrix 10. For reading out data (detection) the active word line, in this case the first word line WL15, is brought to a potential which causes current I to pass through the cells on intersecting bit lines BL!,...„. The magnitude of the current I depends on the state of polarization in each cell 13 and is found by of detection devices 26, one for each bit line BL as shown in Fig. 4. The detection devices 26 can for example be detection amplifiers ("sense amplifiers").

Fremgangsmåten for helradslesing byr på en rekke fordeler. F.eks. kan utlesingsspenningen velges mye høyere enn koersitivspenningen uten at det forekommer partiell svitsjing i ikke-adresserte celler og dette er kompatibelt med en stor matrise. The method of full row reading offers a number of advantages. E.g. the readout voltage can be chosen much higher than the coercive voltage without partial switching occurring in non-addressed cells and this is compatible with a large array.

De foretrukkede utførelser av den foreliggende oppfinnelse er vist på fig. 5-7. Et tilhørende tidsdiagram (pulsprotokoll) sørger for 0 volt, dvs. ingen forstyrrelse av ikke-adresserte minneceller, mens det legges svitsjespenning Vs på alle celler 13 i den aktive ordlinje WL] under lesing av alle celler i et aktivt segment. Et foretrukket tidsdiagram er vist på fig. 7a og et alternativt tidsdiagram er vist på fig. 7b. The preferred embodiments of the present invention are shown in fig. 5-7. An associated timing diagram (pulse protocol) ensures 0 volts, i.e. no disturbance of unaddressed memory cells, while switching voltage Vs is applied to all cells 13 in the active word line WL] during reading of all cells in an active segment. A preferred timing diagram is shown in FIG. 7a and an alternative timing diagram is shown in fig. 7b.

Med henvisning til fig. 5 som viser en foretrukket utførelse av en passiv matriseminneinnretning i henhold til den foreliggende oppfinnelse, er selve matrisen utført som en m-n matrise dannet av m ordlinjer WL^,..m og n bitlinjer Ordlinjene er delt i q segmenter S, idet hvert segment S er definert av et antall k tilstøtende bitlinjer BL i matrisen 11. Fortrinnsvis er k det samme for hvert segment, slik at q-k = n. For utlesing kan nå den første bitlinje i hvert segment S kobles via en første multiplekser 251 til en første deteksjonsanordning 26|. Den annen bitlinje i hvert segment vil tilsvarende være koblet til en annen multiplekser 252 osv., slik at den k'te linje i hvert segment vil være koblet til en siste multiplekser 25k. Antallet multipleksere (MUX) 25 vil med andre ord være lik det største antall bitlinjer BL som definerer et enkelt segment. Det er naturligvis ikke til hinder for at antall bitlinjer i hvert segment S kan være forskjellig, men dersom minnecellene på bitlinjene i segmentet rommer dataord med samme lengde, vil k være den samme for samtlige segmenter. Hver multiplekser 25 er forbundet med en deteksjonsanordning 26 for utlesing av data og antallet deteksjonsanordninger 26 vil derfor også være lik det største antall k bitlinjer BL som definerer et segment. Til forskjell fra konvensjonelle, passive matriseminner som benytter partiell ordlesing, blir alle minnecellene 13 i et ordlinjesegment S forbundet samtidig til deteksjonsanordningene 26 slik at samtlige bitsteder på en ordlinjesegment kan leses ut i parallell. Spesifikt kan deteksjonsanordningene 26 være deteksjonsforsterkere. - For enkelthets skyld er bare de to første segmenter Si,S2 og det siste segment Sq gjengitt på fig. 5 og det samme gjelder for de forbundne multipleksere 25 og deteksjonsforsterkere 26. - Data som er lagret eller skal lagres i minnematrisen 11 kan aksesseres ved hjelp av en forbundet raddekoder og søyledekoder som ikke er vist på fig. 5, og dataene som er lagret i minnecellene 13 i minnematrisen 11, kan leses ut med en pulsprotokoll, dvs. med bruk av et tidsdiagram, f.eks. som omtalt i tilknytning til fig. 7a, via deteksjonsforsterkerne 26 som er koblet til bitlinjene over multiplekserne 25. Samtlige bitlinjer BL som definerer et ordlinjesegment S er rutet til forskjellige multipleksere 25 og velges bare når en gitt ordlinje WL i dette segment er aktiv. På denne måte blir samtlige bitlinjer i den aktive ordlinje WL i segmentet S utlest i parallell i en "helordskonfigurasjon" og samtlige bitlinjer fordeles mellom deteksjonsforsterkerne 26. With reference to fig. 5 which shows a preferred embodiment of a passive matrix memory device according to the present invention, the matrix itself is designed as an m-n matrix formed by m word lines WL^,..m and n bit lines The word lines are divided into q segments S, each segment S being defined by a number of k adjacent bit lines BL in the matrix 11. Preferably k is the same for each segment, so that q-k = n. For readout, the first bit line in each segment S can now be connected via a first multiplexer 251 to a first detection device 26| . The second bit line in each segment will correspondingly be connected to another multiplexer 252, etc., so that the k'th line in each segment will be connected to a last multiplexer 25k. In other words, the number of multiplexers (MUX) 25 will be equal to the largest number of bit lines BL that define a single segment. It is of course not an obstacle that the number of bit lines in each segment S can be different, but if the memory cells on the bit lines in the segment contain data words of the same length, k will be the same for all segments. Each multiplexer 25 is connected to a detection device 26 for reading out data and the number of detection devices 26 will therefore also be equal to the largest number of k bit lines BL that define a segment. In contrast to conventional, passive matrix memories that use partial word reading, all the memory cells 13 in a word line segment S are connected simultaneously to the detection devices 26 so that all bit locations on a word line segment can be read out in parallel. Specifically, the detection devices 26 can be detection amplifiers. - For the sake of simplicity, only the first two segments Si, S2 and the last segment Sq are reproduced in fig. 5 and the same applies to the connected multiplexers 25 and detection amplifiers 26. - Data which is stored or to be stored in the memory matrix 11 can be accessed by means of a connected row decoder and column decoder which is not shown in fig. 5, and the data stored in the memory cells 13 of the memory matrix 11 can be read out with a pulse protocol, i.e. with the use of a time diagram, e.g. as mentioned in connection with fig. 7a, via the detection amplifiers 26 which are connected to the bit lines above the multiplexers 25. All bit lines BL defining a word line segment S are routed to different multiplexers 25 and are selected only when a given word line WL in this segment is active. In this way, all bit lines in the active word line WL in the segment S are read out in parallel in a "whole word configuration" and all bit lines are distributed between the detection amplifiers 26.

I en praktisk utførelse kan den passive minneinnretning f.eks. være på 16 Mbit og delt i 8 segmenter S, altså med q = 8, og omfatte 256 000 ordlinjer WL på hver 64 bit. Det blir da 8 bitlinjer BL i hvert segment S, med andre ord k = 8. Andre arkitekturer er naturligvis også mulig, f.eks. med 9, 16 eller 32 bitlinjer i hvert segment S. In a practical embodiment, the passive memory device can e.g. be 16 Mbit and divided into 8 segments S, i.e. with q = 8, and include 256,000 word lines WL of 64 bits each. There will then be 8 bit lines BL in each segment S, in other words k = 8. Other architectures are of course also possible, e.g. with 9, 16 or 32 bit lines in each segment S.

I en annen foretrukket praktisk utførelse av oppfinnelsen benyttes minst 256 minneceller 13 i hvert segment S. Med bruk av 32:1-multipleksere 25 utgjør dette et 8192 bit bredt minne med bare 32 duplikasjoner av ordiinjedrivere. Hver ordlinje vil naturligvis være segmentert i henhold til antall anordnede deteksjonsforsterkere 26. In another preferred practical embodiment of the invention, at least 256 memory cells 13 are used in each segment S. With the use of 32:1 multiplexers 25, this constitutes an 8192 bit wide memory with only 32 duplications of word chain drivers. Each word line will naturally be segmented according to the number of detection amplifiers 26 arranged.

På fig. 6 er det vist en alternativ utførelse av minneinnretningen i henhold til den foreliggende oppfinnelse, hvor multiplekserne er erstattet av portanordninger 25. Portanordningene 25 aktiverer bitlinjene BL på samme måte som multiplekserne. In fig. 6 shows an alternative embodiment of the memory device according to the present invention, where the multiplexers are replaced by gate devices 25. The gate devices 25 activate the bit lines BL in the same way as the multiplexers.

Foretrukket er portanordningene 25 realisert som passporter forbundet med hver bitlinje BL i et segmentet S. Mens antallet multipleksere 25 i utførelsen på fig. 5 vil være lik antall bitlinjer BL i segmentet S, nemlig k, vil antall passporter 25 i utførelsen på fig. 6 svare til antallet q av segmentene S. Antall utganger på hver passport 25 svarer til antall bitlinjer BL i det angjeldende segment S. For å opprettholde parallell utlesning av minneceller 13 på den aktive ordlinje WL i et segment S, benyttes det en deteksjonsforsterker 26 for hver bitlinje BL i segmentet, idet hver deteksjonsforsterker 26 er koblet til en av linjene 27 på en databuss 28. En første utgang på passporten er koblet til første busslinje 27i, annen utgang til annen busslinje 272 osv., og antall busslinjer 27 og deteksjonsforsterkere 26 vil naturligvis være lik det største antall bitlinjer BL som definerer et segment S. Fig. 7a og 7b gjengir alternative tidsstyringsdiagrammer eller pulsprotokoller for en helords lesesyklus. Fig. 7a viser et tidsstyringsdiagram for helordslesing med en påfølgende skrive/leseoppfriskningssyklus ("refresh", "write back") for et ordlinjesegment. Dette tidsstyringsdiagrammet er basert på en firenivås spenningspulsprotokoll. I henhold til dette tidsstyringsdiagram blir samtlige ordlinjer og bitlinjer når ingen celle i matrisen leses eller skrives, holdt på en hvilespenning lik 0 volt. Alle minneceller har en adresse som representerer krysningene dannet av en aktivert ordlinje WL, og alle bitlinjer BL innenfor dette segmentet som skal leses. Preferably, the gate devices 25 are realized as passports connected to each bit line BL in a segment S. While the number of multiplexers 25 in the embodiment of fig. 5 will be equal to the number of bit lines BL in the segment S, namely k, the number of passports 25 in the embodiment of fig. 6 correspond to the number q of the segments S. The number of outputs on each passport 25 corresponds to the number of bit lines BL in the relevant segment S. In order to maintain parallel reading of memory cells 13 on the active word line WL in a segment S, a detection amplifier 26 is used for each bit line BL in the segment, each detection amplifier 26 being connected to one of the lines 27 of a data bus 28. A first output of the passport is connected to the first bus line 27i, another output to another bus line 272, etc., and the number of bus lines 27 and detection amplifiers 26 will of course be equal to the largest number of bit lines BL defining a segment S. Figures 7a and 7b show alternative timing diagrams or pulse protocols for a full word read cycle. Fig. 7a shows a timing diagram for whole word reading with a subsequent write/read refresh cycle ("refresh", "write back") for a word line segment. This timing diagram is based on a four-level voltage pulse protocol. According to this timing diagram, when no cell in the array is being read or written, all word lines and bit lines are held at a quiescent voltage equal to 0 volts. All memory cells have an address representing the intersections formed by an enabled word line WL, and all bit lines BL within this segment to be read.

De inaktive ordlinjer WL og alle bitlinjer BL følger de samme potensialkurver under lesesyklusen. Under lesesyklusen blir ordlinjen som kontakterer cellene som skal leses, satt på svitsjespenningen Vs. I det samme tidsintervall holdes samtlige bitlinjer på null spenning. I det viste tidsstyringsdiagram er det sørget for at påtrykking av en svitsjespenning Vs på ordlinjesiden til en celle og en nullspenning på bitlinjesiden til samme celle impliserer at "0" skrives i cellen. I henhold til dette er i begge viste tidsdiagrammer alle celler på de aktive ordlinjer satt til nulltilstand etter at leseoperasjonen er utført. For derfor å gjenopprette dataene lagret i minnet, vil det være nødvendig å skrive tilbake "1" på bitlinjene som har celler som skal inneholde "1". Dette er vist i begge eksempler på fig. 7a og 7b, hvor en spenning med omvendt polaritet benyttes, påtrykkes cellene som skal skrives med "1" under lesesyklusen som angitt i diagrammet. The inactive word lines WL and all bit lines BL follow the same potential curves during the read cycle. During the read cycle, the word line contacting the cells to be read is set to the switching voltage Vs. In the same time interval, all bit lines are kept at zero voltage. In the timing diagram shown, it is ensured that the application of a switching voltage Vs on the word line side of a cell and a zero voltage on the bit line side of the same cell implies that "0" is written in the cell. Accordingly, in both timing charts shown, all cells on the active word lines are set to zero state after the read operation is performed. Therefore, to restore the data stored in memory, it will be necessary to write back "1" on the bit lines that have cells that should contain "1". This is shown in both examples of fig. 7a and 7b, where a reverse polarity voltage is used, the cells to be written are impressed with "1" during the read cycle as indicated in the diagram.

Fig. 7b illustrerer et alternativt tidsstyringsdiagram basert på en firenivås spenningspulsprotokoll. I henhold til denne utførelse blir alle ordlinjer og bitliner når ingen celle i matrisen leses eller skrives, holdt på en hvilespenning Vs/3. Fig. 7b illustrates an alternative timing diagram based on a four-level voltage pulse protocol. According to this embodiment, when no cell in the array is being read or written, all word lines and bit lines are held at a quiescent voltage Vs/3.

De eksakte verdier for alle tidsstyringspunkter er vist som eksempel på fig. 7a og 7b er avhengig av materialene i minnecellen og detaljene ved utførelsen. The exact values for all timing points are shown as an example in fig. 7a and 7b depend on the materials of the memory cell and the details of the design.

I utførelsene på fig. 5 og fig. 6 kunne ordlinjene i prinsippet være sammenhengende, dvs. at de strekker seg kontinuerlig gjennom de enkelte segmentene, idet segmentene bare er definert av de angjeldende bitlinjer. Multipleksing og protokoller for lesing og skriving måtte da være tilpasset dette. Det er imidlertid ingen fordel at ordlinjene er lange. Med et begrenset antall segmenter og et begrenset antall bitlinjer i hvert segment unngås dette, eksempelvis som ved ovenfor omtalte eksempel hvor det benyttes 256 000 ordlinjer og 8 segmenter med 8 bitlinjer i hvert segment. Minnet får da som anført en lagringskapasitet på 16 Mbit. Det er imidlertid også andre ulemper med sammenhengende ordlinjer. Leses bitstedene eller minnecellene i et segment S ut med høy spenning på den aktive ordlinje, vil den samme høye spenningen ligge på den aktive ordlinje i samtlige segmenter, og selv om bare bitlinjene i det adresserte segmentet er innkoblet, kan det oppstå kapasitive koblinger og snikstrømmer som kan påvirke f.eks. minnecellene på tilstøtende ikke-aktive ordlinjer i segmentet, noe som kan føre til falske utlesninger eller støybidrag. In the embodiments of fig. 5 and fig. 6, the word lines could in principle be continuous, i.e. that they extend continuously through the individual segments, the segments being defined only by the relevant bit lines. Multiplexing and protocols for reading and writing then had to be adapted to this. However, it is not an advantage that the word lines are long. With a limited number of segments and a limited number of bit lines in each segment, this is avoided, for example as in the above mentioned example where 256,000 word lines and 8 segments with 8 bit lines in each segment are used. As stated, the memory then has a storage capacity of 16 Mbit. However, there are also other disadvantages to contiguous word lines. If the bit locations or memory cells in a segment S are read out with a high voltage on the active word line, the same high voltage will be on the active word line in all segments, and even if only the bit lines in the addressed segment are switched on, capacitive coupling and leakage currents can occur which can affect e.g. the memory cells on adjacent non-active word lines in the segment, which can lead to false readings or noise contributions.

I en praktisk utførelse av minneinnretningen i henhold til oppfinnelsen vil det derfor være aktuelt å også kunne segmentere ordlinjene elektrisk slik at bare den aktive ordlinje innen det adresserte segment er koblet elektrisk til en driver, mens de tilsvarende ordlinjesegmenter i de øvrige segmenter er koblet ut. Dette vil være særlig aktuelt når protokollen på fig. 7a benyttes og kan skje med en utførelse av minneinnretningen som vist på fig. 8, som i prinsippet svarer til den vist på fig. 5. En ikke vist driver i drivergruppen 20 velges ved hjelp av en segmentvelger 22 som eksempelvis kan være utført som en velgerbuss, slik at ordlinjen WL i det valgte segment S aktiveres for en lese- eller skrivesyklus. Multiplekserne 25 som styres av segmentvelgeranordningen 22, kan forbindes med den valgte driver i gruppen 20 via svitsjer 24 og styres via velgeranordningen 22 via et svitsjbart bufferminne 21. Samtidig adresseres angjeldende multiplekser 25 for å koble bitlinjene BL i det adresserte segment til deteksjonsforsterkerne 21. Rent praktisk kan hver ordlinje WL i et segment være koblet til en OG-port, f.eks. en CMOS-logikkport eller en passport og segmentet adresseres fra en ordlinje/eller adressedekoder. F.eks. velges ordlinjen WL( i segmentet Si og det er da bare spenning på denne ordlinjen innenfor segmentet S]. Med destruktiv utlesning vil nå samtlige minneceller og ordlinjen WLi i segmentet S| svitsjes til 0-tilstand, mens multiplekseren 251 kobler samtlige bitlinjer i segmentet Si til de respektive deteksjonsforsterkere 26\... 26^. Samtlige celler på den aktiverte ordlinje kan dermed leses ut, dvs det fås en helordsutlesning dersom segmentets ordlinje er definert å omfatte et dataord. Mens da tilstanden til samtlige celler på den valgte ordlinje WLi detekteres, holdes de resterende ordlinjer WL2...WLm og bitlinjene BL|-BL|; på en hvilespenning nær forspenningspunktene til deteksjonsforsterkerne 26, og i prinsippet vil det da ikke has noen forstyrrelsesbidrag fra de øvrige celler i segmentet. Det vil heller ikke ligge noen forspenning på cellene i bitlinjen, slik at det kan genereres forstyrrende signaler til inngangen på deteksjonsforsterkerne 26. Datautgangen på deteksjonsforsterkeren 26 er ført til en toveis databuss 23, mens en skrivelogikk 29 er koblet i parallell på utgangen fra multiplekserne for skriving av data til bitstedene eller cellene på en aktiv ordlinje i segmentet, idet ordlinjene i segmentet velges på tilsvarende måter som via velgeranordningen 22 som ved utlesing. Foretrukket er det anordnet et bufferminne 21 på de svitsjbare utgangene fra velgeranordningen 22 og den kobler drivere og multipleksere 25 via en rekke linjesvitsjer 24 som styres av velgeranordningen 22. In a practical embodiment of the memory device according to the invention, it will therefore be relevant to also be able to segment the word lines electrically so that only the active word line within the addressed segment is connected electrically to a driver, while the corresponding word line segments in the other segments are disconnected. This will be particularly relevant when the protocol in fig. 7a is used and can be done with an embodiment of the memory device as shown in fig. 8, which in principle corresponds to that shown in fig. 5. A driver not shown in the driver group 20 is selected by means of a segment selector 22 which can for example be designed as a selector bus, so that the word line WL in the selected segment S is activated for a read or write cycle. The multiplexers 25 which are controlled by the segment selector device 22 can be connected to the selected driver in the group 20 via switches 24 and controlled via the selector device 22 via a switchable buffer memory 21. At the same time, the multiplexers 25 in question are addressed to connect the bit lines BL in the addressed segment to the detection amplifiers 21. Pure practically, each word line WL in a segment can be connected to an AND gate, e.g. a CMOS logic gate or a passport and the segment is addressed from a word line/or address decoder. E.g. the word line WL( in the segment Si is selected and there is then only voltage on this word line within the segment S]. With destructive readout, all memory cells and the word line WLi in the segment S| will now be switched to the 0 state, while the multiplexer 251 connects all bit lines in the segment Si to the respective detection amplifiers 26\... 26^. All cells on the activated word line can thus be read out, i.e. a full word readout is obtained if the segment's word line is defined to include a data word. While then the state of all cells on the selected word line WLi is detected , the remaining word lines WL2...WLm and the bit lines BL|-BL|; are kept at a resting voltage close to the bias points of the detection amplifiers 26, and in principle there will then be no interference contribution from the other cells in the segment. Nor will there be any bias on the cells in the bit line, so that disturbing signals can be generated to the input of the detection amplifiers 26. The data output of the detection amplifier 2 6 is led to a bidirectional data bus 23, while a write logic 29 is connected in parallel at the output of the multiplexers for writing data to the bit locations or cells of an active word line in the segment, the word lines in the segment being selected in similar ways as via the selector device 22 as at reading out. A buffer memory 21 is preferably arranged on the switchable outputs of the selector device 22 and it connects drivers and multiplexers 25 via a series of line switches 24 which are controlled by the selector device 22.

Fig. 9 viser en utførelse funksjonelt ekvivalent til den på fig. 8, men som forøvrig svarer til utførelsen på fig. 6 hvor multiplekseren er erstattet av passanordninger 25. Hver passanordning 25 kan f.eks. omfatte svitsjetransistorer 25a, som fungerer som passporter, én for hver bitlinje, slik at det i alt vil være k svitsjetransistorer 25a i en passanordning 25. Som i utførelsen på fig. 8 er det anordnet drivergrupper 20, én for hvert segment, mens velgeranordningen 22 nå er erstattet av en drivergruppevelger 22a. Adresseringen av den enkelte ordlinje WL skjer over utgangen på en ordlinjeadressebuss 30 under styring av gruppevelgeren 22a. Ved utlesing kobles bitlinjene 25a til busslinjene 27 i databussene 28 og datautgangen på deteksjonsforsterkerne 26 er forbundet med en toveis databuss 23. Tilsvarende som på fig. 8 er skrivelogikk 29 anordnet i parallell over deteksjonsforsterkerne 26 og ved skriving velges ordlinjesegmentet via gruppevelgeren 22a og med adressering over ordlinjeadressebussen 30. Fig. 9 shows an embodiment functionally equivalent to that in fig. 8, but which otherwise corresponds to the design in fig. 6 where the multiplexer is replaced by pass devices 25. Each pass device 25 can e.g. include switching transistors 25a, which function as passports, one for each bit line, so that there will be a total of k switching transistors 25a in a passport device 25. As in the embodiment in fig. 8, driver groups 20 are arranged, one for each segment, while the selector device 22 is now replaced by a driver group selector 22a. The addressing of the individual word line WL takes place via the output of a word line address bus 30 under control of the group selector 22a. During reading, the bit lines 25a are connected to the bus lines 27 in the data buses 28 and the data output of the detection amplifiers 26 is connected to a bidirectional data bus 23. Correspondingly as in fig. 8, write logic 29 is arranged in parallel above the detection amplifiers 26 and when writing, the word line segment is selected via the group selector 22a and with addressing via the word line address bus 30.

I utgangspunktet er de nødvendige komponenter og anordninger for seleksjon, dekoding og adressering, i likhet med ikke viste tidsstyringslogikk, velkjent i teknikken og vanlig benyttet i matriseadresserbare minner enten de er aktive eller passive, og skal derfor ikke omtales i ytterligere detalj her. Antallet spenningsnivåer og spenningsnivåene selv i pulsprotokollen kan velges vilkårlig så lenge som kravene til å utføre helordslesning, dvs. lesing av alle bitlinjer på et segment, er oppfylt. Videre kan polariteten til spenningene i henhold til de viste protokollene like gjerne være omvendt. Basically, the necessary components and devices for selection, decoding and addressing, as well as timing control logic not shown, are well known in the art and commonly used in matrix addressable memories whether they are active or passive, and shall therefore not be discussed in further detail here. The number of voltage levels and the voltage levels themselves in the pulse protocol can be chosen arbitrarily as long as the requirements for performing full word reading, i.e. reading all bit lines on a segment, are met. Furthermore, the polarity of the voltages according to the protocols shown may as well be reversed.

I en kretsteknisk praktisk realisering av minneinnretningen i henhold til oppfinnelsen kan minnematrisen være anordnet på et substrat og ordlinjedriver integreres i dette, slik at innretningens totale areal ikke øker. In a circuit engineering practical realization of the memory device according to the invention, the memory matrix can be arranged on a substrate and the word line driver integrated into this, so that the total area of the device does not increase.

De segmenterte ordlinjer kunne likeså gjerne implementeres på stablede minneplan med bitlinjene BL forbundet vertikalt til multiplekserne eller portanordningene 25. Dette er vist på fig. 10 som skjematisk og i tverrsnitt viser en utførelse hvor minneinnretninger 10 i henhold til oppfinnelsen er anordnet i et stablet arrangement. Dette realiserer et volumetrisk datalagringsapparat hvor hvert sjikt eller minneplan P omfatter en minneinnretning 10. Ved å anordne minneinnretningene i et forskjøvet arrangement kan de respektive ordlinjer WL og bitlinjer BL forbindes via såkalte forskjøvne viaer, dvs. alternerende horisontale og vertikale forbindelser "over kanten" til driver- og kontrollkretser i substratet 14. Substratet 14 kan være uorganisk, dvs. silisiumbasert og følgelig kan kretsene være implementert i f.eks. en kompatibel CMOS-teknologi. Fig. 8 viser bare to minneplan P],P2 (bemerk at bare et begrenset antall bitlinjer er vist), men i prinsippet kan det volumetriske datalagringsapparat omfatte et stort antall minneplan, fra åtte og til godt over hundre eller flere, noe som realiserer et minne med meget høy kapasitet og lagringstetthet, da hvert minneplan kan ha en tykkelse på 1 u,m eller mindre. The segmented word lines could just as easily be implemented on stacked memory planes with the bit lines BL connected vertically to the multiplexers or gate devices 25. This is shown in fig. 10 schematically and in cross-section shows an embodiment where memory devices 10 according to the invention are arranged in a stacked arrangement. This realizes a volumetric data storage device where each layer or memory plane P comprises a memory device 10. By arranging the memory devices in a staggered arrangement, the respective word lines WL and bit lines BL can be connected via so-called staggered vias, i.e. alternating horizontal and vertical connections "over the edge" to driver and control circuits in the substrate 14. The substrate 14 can be inorganic, i.e. silicon-based and consequently the circuits can be implemented in e.g. a compatible CMOS technology. Fig. 8 shows only two memory planes P],P2 (note that only a limited number of bit lines are shown), but in principle the volumetric data storage device can comprise a large number of memory planes, from eight to well over a hundred or more, realizing a memory with very high capacity and storage density, as each memory plane can have a thickness of 1 µm or less.

Fordeler med den passive matriseminner i henhold til oppfinnelsen er enkel fremstilling og høy celletetthet. Ytterligere fordeler er: a) Dersom ordlinjene er elektrisk segmentert, vil under lesesyklusen alle ikke-adresserte minneceller utsettes for et nullvoltpotensiale (eller et lite potensiale), gitt at protokollen i henhold til fig. 7a benyttes. Dette vil redusere antall forstyrrelsesignaler som kunne føre til tap av minneinnhold og "eliminere" alle forstyrrelser under en leseoperasjon som gir opphav til snikstrømmer. b) Dataoverføringsraten vil være den maksimale rate som tillatt av antall bitlinjer innenfor et segment. c) Utlesningsspenningen Vs kan velges høyere enn koersitivspenningen uten å frembringe partiell svitsjing i Advantages of the passive matrix memory according to the invention are simple manufacturing and high cell density. Further advantages are: a) If the word lines are electrically segmented, during the read cycle all unaddressed memory cells will be exposed to a zero volt potential (or a small potential), given that the protocol according to fig. 7a is used. This will reduce the number of interference signals that could lead to loss of memory content and "eliminate" any interference during a read operation that gives rise to leakage currents. b) The data transfer rate will be the maximum rate allowed by the number of bit lines within a segment. c) The readout voltage Vs can be chosen higher than the coercive voltage without producing partial switching in

ikke-adresserte celler. Dette tillater svitsjehastigheter som nærmer seg den høyest mulige svitsjehastighet for polariserbart materiale i cellene. unaddressed cells. This allows switching speeds that approach the highest possible switching speed for polarizable material in the cells.

d) Utlesningsmetoden er kompatibel med store matriser. d) The readout method is compatible with large arrays.

I tillegg kan minneinnretningen i henhold til oppfinnelsen realiseres med In addition, the memory device according to the invention can be realized with

et redusert antall deteksjonsforsterkere, hvilket er en fordel når minnet er stort og med henblikk på effektforbruket i deteksjonsforsterkerne. Dette kan være høyt, men kan også i noen grad reduseres ved passende effektstyring av driver- og adresseringskretsene. Videre vil en reduksjon av antall deteksjonsforsterkere implisere at arealet som benyttes til deteksjonsanordninger, kan balanseres for å oppnå en samlet arealoptimering i minneinnretningen. Endelig impliserer segmenteringen av ordlinjer at feil under utlesning eller adressering lokaliseres til et enkeltord i tilfelle av en feil på en enkelt ordlinje. a reduced number of detection amplifiers, which is an advantage when the memory is large and with a view to the power consumption in the detection amplifiers. This can be high, but can also be reduced to some extent by appropriate power management of the driver and addressing circuits. Furthermore, a reduction in the number of detection amplifiers will imply that the area used for detection devices can be balanced to achieve an overall area optimization in the memory device. Finally, the segmentation of word lines implies that errors during readout or addressing are localized to a single word in the case of an error on a single word line.

Claims

1. Non-volatile passive array memory device (10) comprising an electrically polarizable dielectric memory material (12) exhibiting hysteresis, in particular a ferroelectric material, wherein the memory material (12) is sandwiched in a layer between a first set and a second set (14 ; 15) of respective parallel addressing electrodes, where the electrodes in the first set (14) form word lines (WLi,...m) in the memory device and are arranged in a substantially orthogonal relationship to the electrodes in the second set (15), where the latter electrodes make up bit lines (BLj,,..„) in the memory device, where a memory cell (13) with a capacitor-like structure is defined in the memory material (12) at the intersections between word lines and bit lines, where the memory cells (13) in the memory device make up the elements of a passive matrix (11), where each memory cell (13) can be selectively addressed for a write/read operation via a word line (WL) and a bit line (BL), where a write operation to a memory cell (13) takes place by establishing a desired polarization state in the cell by means of a voltage that is applied to the cell via the respective word line (WL) and bit line (BL) that define the cell, where the applied voltage either establishes a specific polarization state in the memory cell (13) or is able to switch between its polarization states, and where a read operation takes place by applying a switching voltage (Vs) greater than the coercive voltage (Vc) to the memory cell (13) and to detect at least one electrical parameter for an output current on the bit lines (BL), characterized by that the word lines (WL) are divided into a number of segments (Si...q), each segment (S) comprising and defined by a number of adjacent bit lines (BL) in the matrix (11), and that devices (25) are arranged to connect each bit line (BL) assigned to a segment (S) with a connected detection device (26), so that simultaneous connection of all memory cells (13) assigned to a word line (WL) on a segment (S) is obtained for reading via they suit running bit lines (BL) in the segment (S), each detection device (26) being arranged to detect the charge current in the associated bit line (BL) to determine a logic value stored in the memory cell (13) defined by the bit line.

2. Non-volatile passive matrix memory device (10) according to claim 1, characterized in that the devices (25) for simultaneous connection of each bit line (BL) in a segment (S) with connected detection devices (26) during addressing are multiplexers.

3. Non-volatile passive matrix memory device (10) according to claim 2, characterized in that the number of multiplexers (25) corresponds to the largest number of bit lines (BL) defining a segment (S), each bit line in a segment being connected to a specific multiplexer.

4. Non-volatile passive matrix memory device (10) according to claim 3, characterized in that the output of each multiplexer (25) is connected to a single detection device (26).

5. Non-volatile passive matrix memory device (10) according to claim 4, characterized in that the individual detection device (26) is a detection amplifier.

6. Non-volatile passive matrix memory device (10) according to claim 1, characterized in that the devices (25) for simultaneously connecting each bit line (BL) in a segment (S) to a connected detection device (26) during addressing are gate devices .

7. Non-volatile passive matrix memory device according to claim 6, characterized in that all bit lines (BLi. n) in a segment (S) are connected to specific gate device (25), each gate device having a number of outputs corresponding to the number of bit lines ( BL) in the respective segment (S), that each output on each gate device (25) is connected to a specific bus line (27) on an output data bus (28), the number of bus lines (27) thus corresponding to the largest number of bit lines (BL ) in a segment (S), and that each bus line (27) is connected to a single detection device (26).

8. Non-volatile passive matrix memory device according to claim 6, characterized in that the gate devices (25) comprise passports.

9. Non-volatile passive matrix memory device according to claim 6, characterized in that the detection device (26) is a detection amplifier.

10. Method for reading out a non-volatile passive matrix memory device (10) comprising an electrically polarizable dielectric memory material (12) which exhibits hysteresis, in particular a ferroelectric material, where the memory material (12) is arranged in a sandwich in a layer between a first and a second sets (14; 15) of respective parallel addressing electrodes, where the electrodes in the first set (14) constitute word lines (WLi ,...„,) in the memory device (10) and are arranged in a substantially orthogonal relationship to the electrodes in the second set ( 15), where the latter electrodes form bit lines (BL[ n) in the memory device (10), where a memory cell (13) with a capacitor-like structure is defined in the memory material (12) at the intersections between word lines (WL) and bit lines (BL), and where the memory cells (13) in the memory device (10) constitute the elements of a passive matrix (11), where each memory cell (13) can be selectively addressed for a write/read operation via a word line (WL) and a bit line (BL), where a write operation to a memory cell (13) takes place by establishing a desired polarization state in the cell by means of a voltage that is applied to the cell via the respective word line (WL) and bit line (BL) that define the cell, where the applied voltage either establishes a specific polarization state in the memory cell or is able to switch the cell between its polarization states, where a read operation takes place by applying a switching voltage (Vs) greater than the coercive voltage (Vc) to the memory cell (13) and detecting at least one electrical parameter of an output current on its bit line (BL), the method comprising steps to control electrical potentials on all word and bit lines (WL;BL) in time in a coordinated manner according to a protocol comprising electrical timing sequences for all word lines and all bit lines, arranging the protocol so that it comprises a read cycle, and to ensure that the detection device (26) during the read cycle detects charges such as escapes in the bit lines (BL), and where the procedure is characterized by dividing the word lines (WL) into a number of segments (Si-Sq), each segment comprising and being defined by a number of adjacent bit lines (BL) in the matrix (11) connecting each bit line (BL) in a word line segment (S) with the associated detection device (26), to activate according to the protocol one word line (WL) at a time in a segment (S) by setting the potential of this word line in the segment (S) to the switching voltage (Vs) at least during part of the read cycle, at the same time that all bit lines ( BL) in the segment (S) is held at zero potential, and to determine a logical value stored in the individual memory cells (13) detected by the detection devices (26) during the read cycle.

11. Procedure for reading out according to claim 10, characterized by to keep all word lines (WL) and bit lines (BL) when no cells are being read or written, at a quiescent voltage of approx. 1/3 of the switching voltage (Vs), to activate according to the protocol one word line (WL) in the segment (S) at a time, setting the potential of this word line (WL) to the switching voltage (Vs) during at least part of the read cycle, while keeping all bit lines (BL) in the segment (S) at zero potential, and to determine the logical value stored in the individual memory cells (13) detected by the detection devices (26) during the read cycle.

12. Use of a non-volatile passive matrix memory device according to claim 1 and a method for readout according to claim 10 in a volumetric data storage device with a number of stacked layers (Pi,P2.. ), each layer (P) comprising a non-volatile passive array memory device (10).