NO313309B1

NO313309B1 - Detection device for a passive matrix memory and a read method for use with the same

Info

Publication number: NO313309B1
Application number: NO20014137A
Authority: NO
Inventors: Michael O Thompson; Richard Womack
Original assignee: Thin Film Electronics Asa
Priority date: 2000-08-24
Filing date: 2001-08-24
Publication date: 2002-09-09
Also published as: NO20014137L; NO20014137D0

Description

Oppfinnelsen angår en deteksjonsinnretning for å lese data lagret i et passivt matriseminne omfattende minneceller i form av ferroelektriske kondensatorer, hvor deteksjonsinnretningen detekterer en strømrespons tilsvarende de lagrede data, typisk binær én eller binær null og utfører en integrasjon av to leste verdier. The invention relates to a detection device for reading data stored in a passive matrix memory comprising memory cells in the form of ferroelectric capacitors, where the detection device detects a current response corresponding to the stored data, typically binary one or binary zero and performs an integration of two read values.

Oppfinnelsen angår også en fremgangsmåte for lesing til bruk med en deteksjonsinnretning i henhold til oppfinnelsen, og hvor fremgangsmåten omfatter å styre de elektriske potensialer på alle ord- og bitlinjer i tid, å låse ordlinjepotensialer til potensialer valgt blant forhåndsbestemte ordlinjepotensialer, og enten å låse bitlinjer til potensialer valgt blant forhåndsbestemte bitlinjepotensialer eller å forbinde bitlinjene i en lesesyklus til deteksjonsinnretningen for å detektere en ladning som går mellom den valgte bitlinje og en minnecelle i krysningen mellom den førstnevnte og en ordlinje aktivert ved å låses til et valgt potensiale for å initialisere lesesyklusen. The invention also relates to a method for reading for use with a detection device according to the invention, and where the method comprises controlling the electrical potentials on all word and bit lines in time, locking word line potentials to potentials selected from predetermined word line potentials, and either locking bit lines to potentials selected from predetermined bit line potentials or connecting the bit lines in a read cycle to the detection means for detecting a charge passing between the selected bit line and a memory cell at the junction between the former and a word line activated by latching to a selected potential to initialize the read cycle.

Ferroelektrisk matriseminner kan deles i to typer, en type som inneholder aktive elementer forbundet med minnecellen og en type uten aktive elementer. I det følgende er fokus rettet mot bare passive matriseminner uten aktive elementer, så som dioder eller transistorer som er lokalt forbundet med minnecellene. Ferroelectric matrix memories can be divided into two types, a type containing active elements connected to the memory cell and a type without active elements. In the following, the focus is on only passive array memories without active elements, such as diodes or transistors locally connected to the memory cells.

Et ferroelektrisk matriseminne kan ha minneceller i form av ferroelektriske kondensatorer uten aktive aksesselementer så som en aksesstransistor og omfatter et tynt ferroelektrisk materiale med et sett av parallelle ledende elektroder ("ordlinjer") avsatt på én side og et hovedsaklig ortogonalt sett av ledende elektroder ("bitlinjer") avsatt på den annen side. Denne konfigurasjonen betegnes som et "passivt matriseminne". I det passive matriseminnet dannes individuelle minneceller ved krysningspunktene til motsatte elektroder og det fås en minnematrise som inneholder minneceller som kan aksesseres individuellt elektrisk ved selektiv eksitasjon av de passende elektroder fra kanten av matrisen. A ferroelectric matrix memory may have memory cells in the form of ferroelectric capacitors without active access elements such as an access transistor and comprises a thin ferroelectric material with a set of parallel conducting electrodes ("word lines") deposited on one side and a substantially orthogonal set of conducting electrodes (" bit lines") deposited on the other side. This configuration is referred to as a "passive array memory". In the passive matrix memory, individual memory cells are formed at the crossing points of opposite electrodes and a memory matrix is obtained which contains memory cells that can be accessed individually electrically by selective excitation of the appropriate electrodes from the edge of the matrix.

For å skrive til en minnecelle blir en positiv eller negativ spenning påtrykket elektroden og får det ferroelektriske materiale til å bevege seg langs sin hysteresekurve til en stabil tilstand som svarer til det skrevne datum, en binær én eller en binær null. For å bestemme data som således er lagret i en ferroelektrisk kondensator, blir en spenning (typisk i form av en spenningspuls) påtrykt over platene til kondensatoren, hvorved det detekteres en strømrespons ved hjelp ev en deteksjonsinnretning, typisk en deteksjonsforsterker. Deteksjonsinnretningen er typisk forbundet med en respektiv bitlinje, direkte eller via en multiplekser eller port. To write to a memory cell, a positive or negative voltage is applied to the electrode and causes the ferroelectric material to move along its hysteresis curve to a stable state corresponding to the written datum, a binary one or a binary zero. In order to determine data that is thus stored in a ferroelectric capacitor, a voltage (typically in the form of a voltage pulse) is applied across the plates of the capacitor, whereby a current response is detected using possibly a detection device, typically a detection amplifier. The detection device is typically connected to a respective bit line, directly or via a multiplexer or gate.

En av vanskene under deteksjon er å etablere en referanse som er i stand til å skille mellom en binær null og en binær én. En løsning er å innføre en referansespenning til deteksjonsforsterkeren, hvilket er beskrevet f.eks.i US-A-5 905 671. Ethvert observert signal over denne referansen tas som en av to logiske tilstander, mens ethvert signal under referansen tas som den andre logiske tilstand. One of the difficulties during detection is establishing a reference capable of distinguishing between a binary zero and a binary one. One solution is to introduce a reference voltage to the sense amplifier, which is described for example in US-A-5 905 671. Any observed signal above this reference is taken as one of two logic states, while any signal below the reference is taken as the other logic state.

Det er imidlertid en rekke begrensninger og ulemper med den omtalte referansemetode og lignende direkte referansemetoder, hvilket skal beskrives nærmere nedenfor. However, there are a number of limitations and disadvantages with the mentioned reference method and similar direct reference methods, which will be described in more detail below.

Under antagelse av stabile og predikerbare fohold, kan et parasittisk bidrag i prinsippet fjernes ved å trekke en fast ladnings verdi fra den som registreres av deteksjonsforsterkeren under lesesyklusen. I mange tilfeller gjør størrelsen og variabiliteten av den parasittisk bidrag dette uegnet. I tillegg til fabrikasjonstoleranser for innretningen kan således utmatting og avtrykkshistorie variere innenfor vide grenser mellom forskjellige celler i den samme minneinnretning og til og med på den samme bitlinje, og den parasittiske strøm kan avhenge sterkt av innretningens temperatur på tidspunktet for utlesning. I tillegg kan den parasittiske strøm som er forbundet med en gitt ikke-adressert celle på den aktive bitlinje avhenge av den aktuelle logiske tilstand for cellen. I det tilfelle avhenger den kumulative parasittiske strøm fra alle ikke-adresserte celler på den aktive bitlinje av settet av data lagret i disse celler og lar seg ikke predikere. Det er derfor en rekke ulemper ved bruk av en direkte referanse. Assuming stable and predictable conditions, a parasitic contribution can in principle be removed by subtracting a fixed charge value from that recorded by the detection amplifier during the read cycle. In many cases the size and variability of the parasitic contribution make this unsuitable. Thus, in addition to manufacturing tolerances for the device, fatigue and imprint history can vary within wide limits between different cells in the same memory device and even on the same bit line, and the parasitic current can depend strongly on the temperature of the device at the time of readout. In addition, the parasitic current associated with a given unaddressed cell on the active bit line may depend on the current logic state of the cell. In that case, the cumulative parasitic current from all unaddressed cells on the active bit line depends on the set of data stored in those cells and cannot be predicted. There are therefore a number of disadvantages to using a direct reference.

Referansenivåer kan også fåes fra naboceller for å håndtere de ovenfor angitte problemer. Nabocellene antas å ha samme tilstand som de avleste celler. Dette er imidlertid ikke alltid tilfelle, noe som gir opphav til problemer. Reference levels can also be obtained from neighboring cells to deal with the above problems. The neighboring cells are assumed to have the same state as the read cells. However, this is not always the case, which gives rise to problems.

En annen implementering er å ha en enkelt strømintegrator som skaffer signalnivået som svarer til en kjent polarisasjonsfbrandring. En forsterkning med vinning som ikke er enheten, fordeler da dette potensialet som referansenivå til en rekke deteksjons forsterkere. Another implementation is to have a single current integrator that provides the signal level corresponding to a known polarization change. An amplification with a gain that is not unity then distributes this potential as a reference level to a number of detection amplifiers.

Alle de ovennevnte metoder for å skaffe en referanse deler problemet med ikke-predikerbare tilstander, slik at det fortsatt er behov for en annen løsning for å skaffe en sann referanse. All of the above methods of obtaining a reference share the problem of non-predictable states, so another solution is still needed to obtain a true reference.

Det er følgelig et hovedformål med oppfinnelsen å forbedre referansen for deteksjonsinnretningen, slik at deteksjonsinnretningen blir motstandsdyktig mot støy og andre forstyrrende bakgrunnssignaler. En annen hensikt med oppfinnelsen er å skaffe en deteksjonsforsterker som ikke påvirkes av kumulative signaler fra ikke-adresserte celler ved lesning av lagrede data, noe som fås ved en såkalt "partiell ordlesning". Endelig er det også en hensikt med oppfinnelsen å skaffe en lesemetode til bruk med en deteksjonsinnretning av denne art. It is consequently a main purpose of the invention to improve the reference for the detection device, so that the detection device becomes resistant to noise and other disturbing background signals. Another object of the invention is to provide a detection amplifier which is not affected by cumulative signals from unaddressed cells when reading stored data, which is obtained by a so-called "partial word reading". Finally, it is also a purpose of the invention to provide a reading method for use with a detection device of this kind.

De ovennevnte hensikter så vel som andre trekk og fordeler realiseres i henhold til den foreliggende oppfinnelse med deteksjonsinnretning som er kjennetegnet ved at deteksjonsinnretningen omfatter en integratorkrets for å detektere strømresponsen og anordninger for lagring og sammenligning av to påfølgende leste verdier, av hvilke én er en referanseverdi. The above purposes as well as other features and advantages are realized according to the present invention with detection device which is characterized in that the detection device comprises an integrator circuit for detecting the current response and devices for storing and comparing two consecutive read values, one of which is a reference value .

I en fordelaktig utførelse av deteksjonsinnretningen i henhold til oppfinnelsen omfatter integratorkrets en en operasjonsforsterker og en kondensator forbundet mellom en inverterende inngang på operasjonsforsterkeren og en utgang på denne. Foretrukket omfatter integratorkretsen en bryter forbundet i parallell over kondensatoren. In an advantageous embodiment of the detection device according to the invention, the integrator circuit comprises an operational amplifier and a capacitor connected between an inverting input of the operational amplifier and an output thereof. Preferably, the integrator circuit comprises a switch connected in parallel across the capacitor.

I en fordelaktig utførelse av deteksjonsinnretningen i henhold til oppfinnelsen omfatter anordningene for to påfølgende lesninger en første sample/hold-krets for sampling/lagring av en første leseverdi, en annen sample/hold-krets for sampling/lagring av en annen leseverdi, og en komparatorkrets forbundet med utgangene på sample/hold-kretsene for å bestemme tilstanden til en adressert minnecelle. Foretrukket kan sample/hold-kretsene da omfatte kondensatorer og foretrukket kan komparatorkrets en være en operasjonsforsterker. In an advantageous embodiment of the detection device according to the invention, the devices for two consecutive readings comprise a first sample/hold circuit for sampling/storing a first reading value, a second sample/hold circuit for sampling/storing another reading value, and a comparator circuit connected to the outputs of the sample/hold circuits to determine the state of an addressed memory cell. Preferably, the sample/hold circuits can then comprise capacitors and the comparator circuit can preferably be an operational amplifier.

Endelig kan en korreksjonskrets være forbundet mellom den annen sample/hold-krets og utgangen på integratorkretsen. Finally, a correction circuit can be connected between the second sample/hold circuit and the output of the integrator circuit.

De ovennevnte hensikter så vel som andre trekk og fordeler realiseres også i henhold til den foreliggende oppfinnelse med en fremgangsmåte for lesing som er kjennetegnet ved å utføre to påfølgende lesninger av en minnecelle, å integrere hver lesning over en forhåndsbestemt tidsperiode for henholdsvis å generere en første og en annen leseverdi, å sammenligne de lagrede leseverdier, og å bestemme en logisk verdi avhengig av den detekterte ladning. The above purposes as well as other features and advantages are also realized according to the present invention with a method of reading which is characterized by performing two consecutive readings of a memory cell, integrating each reading over a predetermined period of time to respectively generate a first and another read value, to compare the stored read values, and to determine a logic value depending on the detected charge.

I en fordelaktig utførelse av fremgangsmåten for lesing i henhold til oppfinnelsen innføres en tidsforsinkelse mellom to påfølgende lesninger i en lesesyklus. In an advantageous embodiment of the method for reading according to the invention, a time delay is introduced between two consecutive readings in a reading cycle.

Oppfinnelsen skal nå forklares mer detaljert i samband med den vedføyde tegning hvor The invention will now be explained in more detail in connection with the attached drawing where

fig. 1 viser prinsippet for integrasjon som benyttet i oppfinnelsen, fig. 1 shows the principle of integration as used in the invention,

fig. 2 prinsippet på fig. 1 mer detaljert, fig. 2 the principle of fig. 1 in more detail,

fig. 3a et generellt kretsdiagram for en deteksjonsinnretning i henhold til oppfinnelsen, fig. 3a a general circuit diagram for a detection device according to the invention,

fig. 3b en variant av krets diagrammet på fig. 3a, og fig. 3b a variant of the circuit diagram in fig. 3a, and

fig. 4 et kretsdiagram for en deteksjonsinnretning i henhold til en foretrukket utførelse av oppfinnelsen og som benytter integrasjonsprinsippet på flg. 1. fig. 4 a circuit diagram for a detection device according to a preferred embodiment of the invention and which uses the integration principle on fig. 1.

Oppfinnelsen implementerer en dobbeltlesning som kan utføres i henhold til to hovedopplegg, betegnet (I) og (II) nedenfor. (I) Dobbeltlesning ved hjelp av en "enkeltlesning" omfatter en dobbel deteksjonsoperasjon, hvorved ordlinjen WL pulses til høy en gang etter en lang stabiliseringstid for bitlinjen etterfulgt av to påfølgende lesninger (integrasjoner). (II) Dobbeltlesning hvorved en annen lesning subtraheres fra en første lesning for å bestemme lagret verdi. Fordelen er at felles avvik/feiltilpasninger fjernes. Ordlinjen WL pulses to ganger og deteksjon utføres hver gang ordlinjen WL er høy. The invention implements a double reading which can be performed according to two main schemes, denoted (I) and (II) below. (I) Double reading using a "single read" comprises a double detection operation whereby the word line WL is pulsed high once after a long stabilization time for the bit line followed by two consecutive reads (integrations). (II) Double reading whereby a second reading is subtracted from a first reading to determine the stored value. The advantage is that common deviations/misalignments are removed. The word line WL is pulsed twice and detection is performed each time the word line WL is high.

Dobbeltlesningsmetoden har som formål å redusere virkningen av bakgrunnsstrømmen og også skaffe en cellereferanse på en bestemt bitlinje. På fig. 1 er det vist en graf for integrert ladning med hensyn på tid. Forskjellen i størrelse av bakgrunnsstrømmene og ladningen som kommer fra den aktive celle, er kurve (i) som vist. Kurve (ii) representerer en logisk " 1" lagret i cellen og kurve (iii) i en logisk "0". I dette bestemte eksempel utføres en første lesning mellom et første tidspunkt t! og et annet tidspunkt t2 og en annen lesning mellom det annet tidspunkt t2 og et tredje tidspunkt t3. The double read method aims to reduce the effect of the background current and also obtain a cell reference on a particular bit line. In fig. 1 shows a graph for integrated charge with respect to time. The difference in magnitude of the background currents and the charge coming from the active cell is curve (i) as shown. Curve (ii) represents a logical "1" stored in the cell and curve (iii) in a logical "0". In this particular example, a first reading is performed between a first time t! and another time t2 and another reading between the second time t2 and a third time t3.

En detaljert sammenheng mellom de detekterte ladninger er vist på fig. 2. Under antagelse av at en aktiv celle inneholder en " 1" under en første lesning mellom det første tidspunkt t! og det annet tidspunkt t2, detekteres en første leseverdi AQi("l") = Q4 -Qi og under den annen annen lesing mellom det annet tidspunkt t2 og det tredje tidspunkt t3 blir en annen leseverdi A detailed relationship between the detected charges is shown in fig. 2. Assuming that an active cell contains a "1" during a first reading between the first time t! and the second time t2, a first reading value AQi("l") = Q4 -Qi is detected and during the second second reading between the second time t2 and the third time t3 another reading value becomes

AQ2("1") = Q5 - Q4 detektert på lignende måte. Den første leseverdi blir lagret i en første sample/hold-krets og den annen leseverdi i en annen sample/hold-krets, slik det vil bli omtalt nedenfor. Disse kan for eksempel omfatte en kondensator som lagringselement. Andre ladningslagrende elementer er naturligvis også mulige. Dette vil bli beskrevet nedenfor i forbindelse med en omtale av utførelser av deteksjonsinnretningen i henhold til oppfinnelsen. AQ2("1") = Q5 - Q4 detected similarly. The first read value is stored in a first sample/hold circuit and the second read value in another sample/hold circuit, as will be discussed below. These can, for example, include a capacitor as a storage element. Other charge-storing elements are of course also possible. This will be described below in connection with a description of embodiments of the detection device according to the invention.

På samme måte fåes for en aktiv celle som inneholder "0" In the same way, for an active cell containing "0" is obtained

<A>Qi("0") = Q2 - Qi og AQ2("0") = Q3 - Q2. Men AQi vil i dette eksempel være større enn AQ2 for både en "1" og "0". Derfor må det innføres et terskelsnivå for å skjelne en "0" fra en "1". <A>Qi("0") = Q2 - Qi and AQ2("0") = Q3 - Q2. But AQi in this example will be greater than AQ2 for both a "1" and a "0". Therefore, a threshold level must be introduced to distinguish a "0" from a "1".

Fig. 3a viser skjematisk de viktigste funksjonelle komponenter i en deteksjonsinnretning 10 i henhold til oppfinnelsen og som skaffer dobbeltlesning som dekker begge de overfor omtalte hovedopplegg (I) og (II) for deteksjon. Først utføres en lesning, typisk en integrasjon av strøm IBl på bitlinjen BL med en integratorkrets 11 (innenfor den strekpunkterte linje) som omfatter en integrerende forsterker 12 med en ikke-inverterende inngang 13, en inverterende inngang 14 og en tilbakekoblingskondensator Ci koblet i parallell mellom den ikke-inverterende inngang 14 og utgangen på forsterkeren 12. Første og andre leseverdier gitt ut fra integratorkretsen 11 lagres i henholdsvis første og andre sample/hold-kretser 16; 17. Hver sample/hold-krets 16; 17 har en inngang for et kontrollsignal CTRL1; CTRL2. En komparator, foretrukket en operasjonsforsterker 18, er forbundet med sample/hold-krets 16 via sin ikke-inverterende inngang 19 og via sin inverterende inngang 20 med sample/hold-krets 17. Komparatoren sammenligner to lagrede leseverdier detektert i dobbeltlesningen og genererer sammenligningen som et datautgangssignal på sin utgang Dout. Fig. 3a schematically shows the most important functional components in a detection device 10 according to the invention and which provides a double reading that covers both of the above-mentioned main schemes (I) and (II) for detection. First, a reading is performed, typically an integration of current IBl on the bit line BL with an integrator circuit 11 (within the dash-dotted line) comprising an integrating amplifier 12 with a non-inverting input 13, an inverting input 14 and a feedback capacitor Ci connected in parallel between the non-inverting input 14 and the output of the amplifier 12. First and second read values output from the integrator circuit 11 are stored in the first and second sample/hold circuits 16, respectively; 17. Each sample/hold circuit 16; 17 has an input for a control signal CTRL1; CTRL2. A comparator, preferably an operational amplifier 18, is connected to the sample/hold circuit 16 via its non-inverting input 19 and via its inverting input 20 to the sample/hold circuit 17. The comparator compares two stored reading values detected in the double reading and generates the comparison as a data output signal on its output Dout.

Hvis en hypotetisk verdi, her betegnet med V0o-offset> innføres som terskelnivå, fås følgende betingelser for utgangen, nemlig AQi - AQ2 > Voo-offset, hvilket tolkes som en "1", og If a hypothetical value, denoted here by V0o-offset> is introduced as the threshold level, the following conditions are obtained for the output, namely AQi - AQ2 > Voo-offset, which is interpreted as a "1", and

AQi - AQ2 < Voo-offset, hvilket tolkes som en "0". AQi - AQ2 < Voo offset, which is interpreted as a "0".

På denne måte vil feilen inført i bakgrunnsstrømmen, offset og prosess variasjonen til transistorene i den integrerende forsterker fremstå som en konstant verdi i beregningen av AQi - AQ2. Denne feilen kan elimineres ved å justere den hypotetiske verdi V0o-Offset i en korreksjonskrets. Fig. 3b viser en utførelsesvariant av innretningen på fig. 3a, men med en korreksjonskrets 21 forbundet mellom den annen sample/hold-krets 17 og utgangen 15 på integratorkretsen 11. In this way, the error introduced in the background current, offset and process variation of the transistors in the integrating amplifier will appear as a constant value in the calculation of AQi - AQ2. This error can be eliminated by adjusting the hypothetical value V0o-Offset in a correction circuit. Fig. 3b shows an embodiment variant of the device in fig. 3a, but with a correction circuit 21 connected between the second sample/hold circuit 17 and the output 15 of the integrator circuit 11.

Nå skal fig. 4 som viser en foretrukket utførelse av oppfinnelsen, beskrives. I denne utførelse omfatter deteksjonsinnretningen 10 en integratorkrets 11 (innenfor den strekpunkterte linje) med en operasjonsforsterker 12 som har en ikke-inverterende inngang 13, en inverterende inngang 14, en utgang 15 og en tilbakekoblingskondensator Ci forbundet mellom utgangen 15 og den inverterende inngang 14 på operasjonsforsterkeren 12.1 parallell med tilbakekoblingskondensatoren Ci er anordnet en første bryter SWi som kan sluttes før deteksjon starter. Den første bryter SWi er i stand til å svitsje mellom minst to tilstander, en åpen tilstand og en sluttet tilstand, av hvilke den åpne tilstand er vist. Now fig. 4, which shows a preferred embodiment of the invention, is described. In this embodiment, the detection device 10 comprises an integrator circuit 11 (within the dash-dotted line) with an operational amplifier 12 having a non-inverting input 13, an inverting input 14, an output 15 and a feedback capacitor Ci connected between the output 15 and the inverting input 14 on the operational amplifier 12.1 parallel to the feedback capacitor Ci is arranged a first switch SWi which can be closed before detection starts. The first switch SWi is capable of switching between at least two states, an open state and a closed state, of which the open state is shown.

Tilbakekoblingskondensatoren Ci blir initialt kortsluttet og gjør at bitlinjen BL kan lades til potensialet for den ikke-inverterende inngang 13 gjennom utgangstrinnet til operasjonsforsterkeren 12. Bitlinjepotensialet VBl vil skille seg fra et svitsj enivå Vs ved en inngangsoffset V0ffset på operasjonsforsterkeren 12. Så lenge som størrelsen av inngangsoffsetspenningen V0ffSet er liten sammenlignet med det totale svitsjepotensiale Vs til en minnecelle, kan den imidlertid neglisjeres. The feedback capacitor Ci is initially shorted and allows the bit line BL to be charged to the potential of the non-inverting input 13 through the output stage of the operational amplifier 12. The bit line potential VBl will differ from a switching level Vs by an input offset V0ffset of the operational amplifier 12. As long as the magnitude of the input offset voltage V0ffSet is small compared to the total switching potential Vs of a memory cell, however, it can be neglected.

Når den første bryter SWi åpnes, vil en liten mengde ladning injiseres på bitlinjen BL fra kondensatoren Ci og må kanselleres i en komparator 18 som er forbundet med utgangen 15 på integratorkretsen 11. Deretter må strøm som går til bitlinjen BL også gå gjennom tilbakekoblingskondensatoren Ci, noe som resulterer i en potensialforskyvning på Q/C hvor Q er ladningen fra den aktive minnecelle som skal leses og C er tilbakekoblingskapasitansen. Da potensialet på bitlinjen BL forblir nesten konstant, bestemt av vinningen til operasjonsforsterkeren 12 i åpen sløyfe, vil den totale kapasitans CBl til bitlinjen BL ikke påvirke det observerte signalnivå. Størrelsen av signalet kan også finnes ved et omhyggelig valg av verdien til When the first switch SWi is opened, a small amount of charge will be injected on the bit line BL from the capacitor Ci and must be canceled in a comparator 18 which is connected to the output 15 of the integrator circuit 11. Then, current going to the bit line BL must also pass through the feedback capacitor Ci, resulting in a potential shift of Q/C where Q is the charge from the active memory cell to be read and C is the feedback capacitance. Since the potential on the bit line BL remains nearly constant, determined by the gain of the open loop operational amplifier 12, the total capacitance CB1 of the bit line BL will not affect the observed signal level. The magnitude of the signal can also be found by a careful choice of the value of

tilbakekoblingskondensatoren Ci. the feedback capacitor Ci.

Utgangen 15 på integratorkretsen 11 er AC-koblet til komparatoren 18 via en kondensator C2 som svarer til sample/hold-kretsen 16. For å skaffe en absolutt referanse er en bryter SW2 forbundet mellom jord og utgangssiden på kondensatoren C2. For å kansellere en transient fra bryteren SWi, åpnes bryteren SW2 etter at deteksjonen ved integratorkretsen 11 starter. The output 15 of the integrator circuit 11 is AC-coupled to the comparator 18 via a capacitor C2 which corresponds to the sample/hold circuit 16. To provide an absolute reference, a switch SW2 is connected between ground and the output side of the capacitor C2. To cancel a transient from the switch SWi, the switch SW2 is opened after the detection by the integrator circuit 11 starts.

Det er mulig å utvikle en selvrefererende algoritme basert på sekvensiell integrasjon av en en enkelt bitlinje BL. I denne totrinns deteksjon skaffer integratorkretsen 11 en selvreferanse for å kansellere lekkasjestrømmer og annen fellesmodusstøy på bitlinjen BL. Som vist på figur 4, er for dette formål anordnet en tredje bryter SW3 forbundet mellom utgangen 15 og via den annen kondensator C2 , som virker som sample/hold^kretsen 16 på fig. 3a, og til den ikke-inverterende inngang 19 på komparatoren 18, og en fjerde bryter SW4 er forbundet mellom jord og den inverterende inngang 20 på komparatoren 18. Den øvre side av den fjerde bryter SW4 er via en tredje kondensator C3 som virker som sample/hold-krets 17 på fig. 3a forbundet til utgangen 15. Under tilbakestilling av integratorkretsen 11 som omfatter operasjonsforsterkeren 12, er den første bryter SWi, den annen bryter SW2, og den tredje og fjerde bryter SW3 og SW4 sluttet. Den første bryter SWi åpner for å starte integrasjonen, etterfulgt av den annen bryter SW2 for å låse offsetfeilen innført ved åpningen av den første bryter SWj. Etter en første tidsperiode åpnes den tredje bryter SW3 og isolerer den første integrasjons verdi for den første tidsperiode (jf. perioden mellom tidspunktene t2 og ti på fig.2) på den annen kondensator C2. Den fjerde bryter SW4 blir åpnet (eventuelt før den tredje bryter SW3 åpner) for å starte integrasjon under den annen tidsperiode. Eventuelle lekkasjestrømmer vil forekomme som fellesmodussignaler på inngangene på komperatorene 18 og således oppheve hverandre, slik at bare ladningsdifferensialet som skyldes en polarisasjonsforandring, blir tilbake. Integrasjonsperioden for den annen og tredje kondensator C2 og C3 kan om nødvendig justeres for å etablere passende marginer for komparatoren 18. It is possible to develop a self-referential algorithm based on sequential integration of a single bit line BL. In this two-stage detection, the integrator circuit 11 provides a self-reference to cancel leakage currents and other common mode noise on the bit line BL. As shown in figure 4, a third switch SW3 is arranged for this purpose connected between the output 15 and via the second capacitor C2, which acts as the sample/hold circuit 16 in fig. 3a, and to the non-inverting input 19 of the comparator 18, and a fourth switch SW4 is connected between ground and the inverting input 20 of the comparator 18. The upper side of the fourth switch SW4 is via a third capacitor C3 which acts as a sample /hold circuit 17 in fig. 3a connected to the output 15. During reset of the integrator circuit 11 comprising the operational amplifier 12, the first switch SWi, the second switch SW2, and the third and fourth switches SW3 and SW4 are closed. The first switch SWi opens to start the integration, followed by the second switch SW2 to lock the offset error introduced by the opening of the first switch SWj. After a first time period, the third switch SW3 is opened and isolates the first integration value for the first time period (cf. the period between times t2 and ti in fig.2) on the second capacitor C2. The fourth switch SW4 is opened (possibly before the third switch SW3 opens) to start integration during the second time period. Any leakage currents will appear as common mode signals at the inputs of the comparators 18 and thus cancel each other out, so that only the charge differential due to a polarization change remains. The integration period of the second and third capacitors C2 and C3 can, if necessary, be adjusted to establish suitable margins for the comparator 18.

Adresseringsopplegget for å utføre en lesning i henhold til oppfinnelsen med bruk av deteksjonsinnretningen i henhold til oppfinnelsen, skal nå beskrives i noen detalj. The addressing scheme for carrying out a reading according to the invention using the detection device according to the invention will now be described in some detail.

Under en lesesyklus blir de elektriske potensialer på alle ord- og bitlinjer styrt i tid i henhold til en protokoll eller en styringssekvens hvor ordlinjepotensialet låses i en forhåndsbestemt sekvens til potensialer valgt blandt forhåndsbestemte ordlinjepotensialer, mens bitlinjer enten låses i en forhåndsbestemt sekvens til potensialer valgt blant forhåndsbestemte bitlinjepotensialer eller bitlinjene forbindes under en viss periode av tidsstyringssekvensen til kretser som detekterer ladninger som går mellom bitlinjen eller bitlinjene og cellene som er forbundet til denne bitlinjen eller bitlinjene. To påfølgende lesninger av de adresserte celler utføres under hver lesesyklus. De to leseverdi ene lagres i sample/hold-kretsene og sammenlignes til slutt i komparatoren til deteksjonsinnretningen. During a read cycle, the electrical potentials on all word and bit lines are controlled in time according to a protocol or a control sequence where the word line potential is locked in a predetermined sequence to potentials selected from predetermined word line potentials, while bit lines are either locked in a predetermined sequence to potentials selected from predetermined bit line potentials or the bit lines are connected during a certain period of the timing sequence to circuits which detect charges passing between the bit line or the bit lines and the cells connected to this bit line or the bit lines. Two consecutive reads of the addressed cells are performed during each read cycle. The two read values are stored in the sample/hold circuits and finally compared in the comparator of the detection device.

Mellom de påfølgende lesninger kan det være en tids- eller oppholdsforsinkelse. Resultatet av en integrasjon av den detekterte strøm ved hjelp av deteksjonsinnretningen utført under den første av de to lesninger i en lesesyklus for å bestemme den logiske verdi på en adressert celle (for å avgjøre om cellen inneholder en logisk "0" eller en logisk "1"), lagres i den første sample/hold-krets. Lesningen er alltid en destruktiv lesning som ender opp i en "0", og minnecellen må derfor tilbakestilles til sin initiale tilstand (da en "1" eller "0" alltid ender opp i en "0" på grunn av den destruktive utlesning). Oppholdsforsinkelsen blir satt inn for å tillate materialet i minnecellen å vende tilbake til en relaksert tilstand. Den annen lesning utføres med bruk av en puls- og deteksjonsprotokoll lik den benyttet under første lesning. Resultatet av den annen lesning evalueres på samme måte som det for den første lesning og lagres i den annen sample/hold-krets. Verdiene lagret i de første og andre sample/hold-kretser blir deretter overført til komparatoren for å bestemme tilstanden til den adresserte celle. Da de påfølgende lesninger utsetter bitlinjene for de samme betingelser i begge tilfeller, blir offsetstrømmene nesten kansellert. Bruken av den samme deteksjonsinnretning, typisk den samme integrerende forsterker, eliminerer problemet med tilpasning av kretsparameterne og komponentverdier. Between the subsequent readings there may be a time or dwell delay. The result of an integration of the detected current by the detection means performed during the first of the two reads in a read cycle to determine the logical value of an addressed cell (to determine whether the cell contains a logical "0" or a logical "1 "), is stored in the first sample/hold circuit. The read is always a destructive read that ends in a "0", and the memory cell must therefore be reset to its initial state (since a "1" or "0" always ends in a "0" due to the destructive readout). The dwell delay is inserted to allow the material in the memory cell to return to a relaxed state. The second reading is performed using a pulse and detection protocol similar to that used during the first reading. The result of the second reading is evaluated in the same way as that of the first reading and is stored in the second sample/hold circuit. The values stored in the first and second sample/hold circuits are then transferred to the comparator to determine the state of the addressed cell. Since the subsequent reads subject the bit lines to the same conditions in both cases, the offset currents are almost canceled. The use of the same detection device, typically the same integrating amplifier, eliminates the problem of matching the circuit parameters and component values.

Integrasjon av en dobbeltlesning retter seg spesiellt mot et stort antall potensielle problemer i ferroelektriske minner med et Integration of a double read specifically targets a large number of potential problems in ferroelectric memories with a

polymerminnemateriale. For det første kan sammenligningen gjøres med en margin nær null. I en utmattet minnecelle hvor ladningen frigjøres ved et lavere nivå og over lenger tid, vil følgelig deteksjonsinnretningen fortsatt kunne skjelne tilstanden, da den totale ladning frigjort i den første tidsperiode er større enn den som frigjøres i en påfølgende (ekvivalent) tidsperiode. Det er ikke noe behov for a priori kjennskap til utmattingsnivået for korrekt å detektere minnecelleverdien. Tilsvarende, etter avtrykk, blir den absolutte størrelse til ladningen frigjort i en gitt første tidsperiode, redusert på grunn av forskyvningen av koersivitetsfeltet, men den relative verdi er fortsatt den samme. Følgelig kan minnecellens tilstand bestemmes med dobbellesningsintegrasjon uten kjennskap til avtrykks størrelsen. polymer memory material. First, the comparison can be made with a margin close to zero. Consequently, in an exhausted memory cell where the charge is released at a lower level and over a longer period of time, the detection device will still be able to distinguish the condition, as the total charge released in the first time period is greater than that released in a subsequent (equivalent) time period. There is no need for a priori knowledge of the fatigue level to correctly detect the memory cell value. Similarly, after imprinting, the absolute magnitude of the charge released in a given initial time period is reduced due to the displacement of the coercivity field, but the relative value remains the same. Consequently, the state of the memory cell can be determined with double read integration without knowledge of the footprint size.

I en alternativ utførelse av oppfinnelsen er det mulig å benytte en forhåndslesesyklus som kommer umiddelbart før lesesyklusen og skiller seg fra den siste i én henseende, nemlig ved at den aktive ordlinje ikke blir forskjøvet i det hele tatt. Deteksjonsinnretningen aktiveres dermed i den samme tidsluke relativt til bitlinjespenningsforkyvningene slik tilfellet vil være i den påfølgende lesesyklus. Den kumulative ladning som således detekteres under forhåndslesesyklusen, skal nøye svare til de parasittiske strømmer som fanges under lesesyklusen, innbefattet bidrag fra den aktive celle. Den detekterte ladning fra forhåndslesesyklusen lagres og subtraheres fra den som registreres under lesesyklusen, og gir den ønskede nettoladning fra den svitsjende eller ikke-svitsjende transient i den aktive minnecelle. In an alternative embodiment of the invention, it is possible to use a pre-reading cycle that comes immediately before the reading cycle and differs from the last one in one respect, namely that the active word line is not shifted at all. The detection device is thus activated in the same time slot relative to the bit line voltage offsets as will be the case in the following reading cycle. The cumulative charge thus detected during the pre-read cycle must closely correspond to the parasitic currents captured during the read cycle, including the contribution from the active cell. The detected charge from the pre-read cycle is stored and subtracted from that recorded during the read cycle, giving the desired net charge from the switching or non-switching transient in the active memory cell.

Claims

1. Detection device (10) for reading data stored in a passive matrix memory comprising memory cells in the form of ferroelectric capacitors, where the detection device (10) detects a current response corresponding to the stored data, typically binary one or binary zero, and performs an integration of two read values, characterized in that the detection device (10) comprises an integrator circuit (11) for detecting the current response and devices (16,17,18) for storing and comparing two consecutive read values, one of which is a reference value.

2. Detection device (10) according to claim 1, characterized in that the integrator circuit (1) comprises an operational amplifier (12) and a capacitor (Ci) connected between an inverting input (14) on the operational amplifier (12) and an output (15) on this.

3. Detection device (10) according to claim 2, characterized in that the integrator circuit comprises a switch (SW^ connected in parallel across the capacitor (Ci).

4. Detection device (10) according to claim 1, characterized in that the devices (16,17,18) for two consecutive readings comprise a first sample/hold circuit (16) for sampling/storing a first reading value, another sample/hold circuit (17) for sampling/storing another read value, and a comparator circuit (18) connected to the outputs of the sample/hold circuits (16; 17) to determine the state of an addressed memory cell.

5. Detection device (10) according to claim 4, characterized in that the sample/hold circuits (16; 17) comprise capacitors (C2; C3)

6. Detection device (10) according to claim 4, characterized in that the comparator circuit (18) is an operational amplifier.

7. Detection device (10) according to claim 4, characterized in that a correction circuit (21) is connected between the second sample/hold circuit (17) and the output (15) of the integrator circuit (11)

8. A method for reading for use with the detection device (10) according to claim 1, where the detection device is used to read data stored in a passive matrix memory with word and bit lines and contains memory cells in the form of ferroelectric capacitors at the junctions between word and the bit lines, where the detection device (10) detects a current response corresponding to the stored data, typically binary one or binary zero, and performs an integration of two read values, and where the method comprises controlling the electrical potentials on all word and bit lines in time, locking word line potentials to potentials selected from predetermined word line potentials, and either locking bit lines to potentials selected from predetermined bit line potentials or connecting the bit lines in a read cycle to the detection means (10) to detect a charge passing between the selected bit line and a memory cell in the junction between the former and a word line activated by locking to a va lgt potential to initialize the read cycle, characterized by to perform two consecutive readings of a memory cell, integrating each reading over a predetermined time period to respectively generate a first and a second reading value, to compare the stored read values, and to determine a logic value depending on the detected charge.

9. Method for reading according to claim 8, characterized by introducing a time delay between two consecutive readings in a reading cycle.