NO161348B

NO161348B - PROCEDURE AND APPARATUS FOR SELF-REGULATED TRANSMISSION OF DIGITAL DATA SIGNALS.

Info

Publication number: NO161348B
Application number: NO82821552A
Authority: NO
Inventors: John Paul Byrns
Original assignee: Motorola Inc
Priority date: 1980-09-15
Filing date: 1982-05-11
Publication date: 1989-04-24
Also published as: HK35189A; NO161348C; DE3170934D1; NO821552L

Description

Oppfinnelsen vedrører generelt datatransmisjon og nærmere bestemt en framgangsmåte og et apparat for selvregulert ("seif-clocking") transmisjon av digitale datas ignaler. The invention generally relates to data transmission and more specifically to a method and an apparatus for self-regulated ("seif-clocking") transmission of digital data signals.

Oppfinnelsen angår en framgangsmåte og et apparat for overføring av et datasignal på to signallinjer. Tilsvarende teknikk er beskrevet i søkerens eldre US-patentsøknader 119.605 og 119.350, inngitt 80-02-07. Sammenhørende teknikk er også beskrevet i fire søknader som er inngitt samtidig i The invention relates to a method and an apparatus for transmitting a data signal on two signal lines. Corresponding technology is described in the applicant's older US patent applications 119,605 and 119,350, filed 80-02-07. Related technology is also described in four applications that have been filed simultaneously in

USA. USA.

Mellom de kjente data-transmisjonsteknikker som er selvregulerende, bruker en teknikk som vanligvis blir kalt "polar retur til null" forskjellige spenningsnivå innenfor et bit-intervall for å kode et datasignal. F.eks. angir et positivt spenningssignal i forhold til et referansenivå en binær en-tilstand, mens et negativt spenningsnivå i forhold til referansespenningen angir en binær nulltilstand. En annen teknikk som vanligvis blir kalt "Manchester-koding" gir en veksling i løpet av hvert bit-interval1, hvor retningen på vekslingen bestemmer den binære tilstand til denne bit-enheten. F.eks. kan en positiv veksling i løpet av et bit-intervall representere en binær en-bit, mens en negativ veksling kan representere en binær null-bit. Among the known data transmission techniques that are self-regulating, a technique commonly called "polar return to zero" uses different voltage levels within a bit interval to encode a data signal. E.g. a positive voltage signal relative to a reference level indicates a binary one state, while a negative voltage level relative to the reference voltage indicates a binary zero state. Another technique commonly called "Manchester coding" provides a toggle during each bit interval1, where the direction of the toggle determines the binary state of that bit unit. E.g. a positive alternation during a bit interval may represent a binary one bit, while a negative alternation may represent a binary zero bit.

Imidlertid er det viktig for å motta riktig datasignaler overført ifølge de kjente teknikker, at tidsforholdene mellom suksessive bit til datasignalet blir nøyaktig opprettholdt i senderen og riktig registrert i mottakeren. Dessuten er riktig mottakelse ved datamottakeren også avhengig av gjenvinning av reguleringssignalet ("clock-signal") og nøyaktig definisjon av bit-intervallet. Transmisjonssystemer som er basert på disse kjente teknikker er således meget øtrtf indt 1 ige overfor variasjoner i hastighet og tidsforhold i transmisjonen av datasignaler og krever at mottakerutstyret omfatter kostbare og kompliserte kretser som kan kompensere for slike variasjoner. However, it is important to correctly receive data signals transmitted according to the known techniques, that the time relationships between successive bits of the data signal are accurately maintained in the transmitter and correctly recorded in the receiver. Moreover, correct reception at the data receiver also depends on recovery of the control signal ("clock signal") and accurate definition of the bit interval. Transmission systems which are based on these known techniques are thus very sensitive to variations in speed and timing in the transmission of data signals and require the receiver equipment to include expensive and complicated circuits which can compensate for such variations.

Hovedformålet med oppfinnelsen er således å skape en forbedret framgangsmåte og apparat for selvregulert datatransmisjon, som tilpasser seg etter omfattende variasjoner i hastigheten og tidsforholdene ved The main purpose of the invention is thus to create an improved method and apparatus for self-regulated data transmission, which adapts to extensive variations in the speed and time conditions of

transmisjonen. the transmission.

Det er et ytterligere formål for oppfinnelsen å skape et forbedret system for selvregulert datatransmisjon, for å gi tosidig rettet datatransmisjon mellom en datasender og en rekke datamottakere. It is a further object of the invention to create an improved system for self-regulated data transmission, to provide two-way directed data transmission between a data transmitter and a number of data receivers.

Det er videre et formål med oppfinnelsen å skape et forbedret, selvregulert datatransmisjonssystem for å gi datatransmisjonen mellom en datasender og en rekke datamottakere. som hver kan be om en dataoverføring fra senderen. It is further an object of the invention to create an improved, self-regulated data transmission system to provide the data transmission between a data transmitter and a number of data receivers. each of which can request a data transfer from the transmitter.

Ved gjennomføring av oppfinnelsen blir datasignal med en rekke binære bit overført over to signallinjer mellom en sender og en eller flere mottakere i et selvregulerende overføringssystem. Datasignal overføres over de to signallinjer ved å bruke de fire mulige to-bit binære tilstander til de to siganallinjene sett sammen. When implementing the invention, a data signal with a series of binary bits is transmitted over two signal lines between a transmitter and one or more receivers in a self-regulating transmission system. Data signal is transmitted over the two signal lines by using the four possible two-bit binary states of the two signal lines together.

Ifølge oppfinnelsen kan formålene ovenfor oppnås ved å gå fram som angitt i patentkrav 1. Resultatet av dette blir at det overførte datasignal ikke bare er selvregulert ("seif-clocking"), men også uavhengig av transmisjons-frekvensen, slik at det skjer en tilpasning til omfattende variasjoner i varigheten til suksessive bit-intervaller. According to the invention, the above objectives can be achieved by proceeding as stated in patent claim 1. The result of this is that the transmitted data signal is not only self-regulated ("seif-clocking"), but also independent of the transmission frequency, so that an adaptation takes place to wide variations in the duration of successive bit intervals.

Oppfinnelsen omfatter også et apparat for gjennomføring av denne framgangsmåten, nærmere bestemt et apparat som angitt i patentkrav 11. The invention also includes an apparatus for carrying out this procedure, more specifically an apparatus as stated in patent claim 11.

Oppfinnelsen vil nedenfor bli beskrevet nærmere under henvisning til tegningene, hvor: fig.l viser et blokkdiagram av et transmisjonssystem i samsvar med den foreliggende oppfinnelse, The invention will be described in more detail below with reference to the drawings, where: fig.l shows a block diagram of a transmission system in accordance with the present invention,

fig.2 viser et blokkdiagram av en datasender for transmisjonssystemet i fig.l, Fig.2 shows a block diagram of a data transmitter for the transmission system of Fig.1,

fig.3 viser et blokkdiagram for en datamottaker for transmisjonssystemet i fig.l, Fig.3 shows a block diagram of a data receiver for the transmission system of Fig.1,

fig.4 viser et tilstandsdiagram som illustrerer de binære tilstander som kan brukes for å kode datasignalene som overføres mellom senderen og mottakeren i systemet i fig.1. fig.4 shows a state diagram illustrating the binary states that can be used to code the data signals transmitted between the transmitter and the receiver in the system of fig.1.

fig.5 viser et tidsdiagram som illustrerer bølgeformene for forskjellige blokker i datamottakeren i fig.3, fig.5 shows a time diagram illustrating the waveforms for different blocks in the data receiver in fig.3,

fig.6 viser et blokkdiagram for en modifisert datamottaker for transmisjonssystemet i fig.l, mens Fig. 6 shows a block diagram of a modified data receiver for the transmission system of Fig. 1, while

fig.7 viser et tidsdiagram av bølgeformene for forskjellige blokker i mottakeren i fig.6. fig.7 shows a time diagram of the waveforms for different blocks in the receiver in fig.6.

I fig.l er det vist et blokkdiagram for et selvregulert datatransmisjonssystem i samsvar med oppfinnelsen. En datasender 101 er koblet til datamottakere 102-104 med to signallinjer merket "ekte data" og "komplementære data". Datamottakerne 102-104 kan også sende retursignaler til datasenderen over en delt signallinje merket "retur data", som vist for mottakerne 103 og 104, eller ved hjelp av en adskilt linje slik det er vist for mottakeren 102. Retur-signalene som sendes av mottakerne 102-104, på signallinjene, sendes synkront med signalene som mottas fra senderen 101 over linjene som er merket "ekte data" og "komplementære data". Senderen 101 og mottakeren 102-104 kan ligge nær opptil hverandre eller kan befinne seg i stor innbyrdes avstand, fordi dataoverføringen er selvregulerende og uavhengig av sendefrekvensen. I de patentreferanser som er nevnt først, er senderen 101 en mikroprosessor og mottakerne 102-104 er koblingskretser ("inter-face adapters") i styrekretsen til en bærbar radiotelefon. Fig. 1 shows a block diagram for a self-regulated data transmission system in accordance with the invention. A data transmitter 101 is connected to data receivers 102-104 with two signal lines labeled "real data" and "complementary data". The data receivers 102-104 can also send return signals to the data transmitter over a shared signal line labeled "return data", as shown for the receivers 103 and 104, or using a separate line as shown for the receiver 102. The return signals sent by the receivers 102-104, on the signal lines, are transmitted synchronously with the signals received from the transmitter 101 over the lines labeled "real data" and "complementary data". The transmitter 101 and the receiver 102-104 can be close to each other or can be at a great distance from each other, because the data transmission is self-regulating and independent of the transmission frequency. In the patent references mentioned first, the transmitter 101 is a microprocessor and the receivers 102-104 are interface adapters in the control circuit of a portable radio telephone.

Ifølge oppfinnelsen blir data sendt av senderen 101 til mottakerne 102-104 ved bruk av de fire to-bit binære tilstander som de to signallinjer "ekte data" og "komplementære data" kan antas å ha sammen. F.eks., med henvisning til tilstandsdiagram i fig.4, kan en første to-bit binær tilstand, henvises til som en ord-tilstand 401, hvor signallinjen for "ekte data" har en binær en-tilstand og signallinjen for "komplementære data" har en binær en-tilstand. Når det ikke blir overført data, foreligger ord-tilstand 401 på de to linjene. Når et datasignal sendes skjer en overføring fra oicd-tilstand 401 til den null-tilstand 402 som er gjengitt som binær tilstand 01, eller til den en-tilstand 404, som er gjengitt som binær tilstand 10, hvor linjen for "komplementære data" har en binær en-tilstand for bincere null-bit i signalet og signallinjen for "ekte data" har en binær en-tilstand for binære en-bit i signalet. For alle etterfølgende bit i signalet som skal overføres, skjer en veksling først til bit-tilstand 403, gjengitt med binær stillingen 00, før en veksling skjer til en-tilstanden 404 eller nulltUstanden 402. De to-bit binære tilstandene til de to linjer er vist nedenfor i tabell I. According to the invention, data is sent by the transmitter 101 to the receivers 102-104 using the four two-bit binary states that the two signal lines "real data" and "complementary data" can be assumed to have together. For example, referring to the state diagram of Fig. 4, a first two-bit binary state may be referred to as a word state 401, where the signal line for "real data" has a binary one state and the signal line for "complementary data" has a binary one state. When no data is being transferred, word condition 401 is present on the two lines. When a data signal is sent, a transfer occurs from oicd state 401 to the zero state 402 represented as binary state 01, or to the one state 404, represented as binary state 10, where the "complementary data" line has a binary one state for binary zero bits in the signal and the "real data" signal line has a binary one state for binary one bits in the signal. For all subsequent bits in the signal to be transmitted, a transition first occurs to bit state 403, represented by the binary state 00, before a transition occurs to the one state 404 or the zero state 402. The two-bit binary states of the two lines are shown below in Table I.

Videre blir vekslingen mellom tilstandene 401-404 i fig.4 valgt slik at bare en signallinje forandrer binærtilstand samtidig. Vekslingene mellom tilstandene 401 og 403 og mellom tilstandene 404 og 402 tillates ikke, fordi de ville kreve at tilstanden til begge signallinjene ville forandres samtidig. Ved å begrense vekslingene mellom binær tilstandene 401-404 til de hvor bare en av signallinjene forandrer binær tilstand i gangen, blir virkningene av skjevtrekking ("skewing") og tidsvariasjoner minimalisert. Dessuten blir overføringen over de to signallinjer ved å overføre datasignaler som illustrert i diagrammet i fig.4, både selvregulerende ("seif-clocking") og uavhengig av overføringsfrekvensen. Varigheten mellom hver av t i. Is tandsveks lingene som et vist i fig.4 trenger ikke være den samme og kan variere dynamisk. Ifølge overførings-skjemaet til den foreliggende oppfinnelsen kan således frekvensen til dataoverføringen være fullstendig asynkron med tilfeldig varierende tidsintervall mellom suksessive tilstandsveksi inger. Furthermore, the switching between states 401-404 in Fig.4 is chosen so that only one signal line changes binary state at the same time. The alternations between states 401 and 403 and between states 404 and 402 are not allowed, because they would require that the state of both signal lines would change simultaneously. By limiting the alternations between binary states 401-404 to those where only one of the signal lines changes binary state at a time, the effects of skewing and time variations are minimized. Moreover, the transmission over the two signal lines by transmitting data signals as illustrated in the diagram in fig.4 is both self-regulating ("seif-clocking") and independent of the transmission frequency. The duration between each of the t i. Is tooth weak lings as shown in fig.4 does not have to be the same and can vary dynamically. According to the transmission scheme of the present invention, the frequency of the data transmission can thus be completely asynchronous with randomly varying time intervals between successive state changes.

For å sammenfatte transmisjonssekvensen har de to signallinjer tilstand 401 når ingen data overføres (se bølgeformene i fig.5). For overføringen av et datasignal, skjer det to tilstandsvekslinger for hver bit. For den første bit i datasignalet skjer det en veksling fra ord-tilstanden 401 til en-tilstanden 404 eller null-tilstanden 402 avhengig av binærtilstanden til den bit som skal over-føres. Deretter skjer en tilstandsveksling til tilstanden 403. Deretter, for hver etterfølgende bit i datasignalet, skjer en veksling til tilstanden 404 eller 402 og deretter-tilbake til tilstanden 403 for hver bit i datasignalet som skal overføres, kan tilstanden 403 brukes i mottakerne for å utvikle et taktsignal ("clock-signal" ). For den siste bit i datasignalet skjer den siste veksling fra tilstanden 404 eller 402 tilbake til ord-tilstanden 401. Retur til tilstanden 401, etter at den siste bit i datasignalet er blitt overført, indikerer overfor mottakerne 102-104, at et fullstendig datasignal er blitt overført. 25 For å kunne gjennomføre transmisjon av datasignaler i begge retninger mellom senderen 101 og mottakerne 102-104 i fig.l, kan det være anordnet en ytterligere signallinje, her kalt signallinjen for returdata for å overføre kodete datasignaler fra mottakerne 102-104 med beskjeden "ikke-retur-til-null" (NRZ). Mottakerne 102-104 kan sende et retursignal over denne signallinjen ved å utnytte taktsignalet som utvikles ved å følge med i tilstandene på de to tidligere signallinjer. For å bli i stand til å overføre retursignaler, kan det være anordnet retur-signallinjer for hver mottaker, slik som det er for mottakeren 102, eller et antall mottakere, slik som mottakerne 103-104 kan være focbundet med en returlinje. To summarize the transmission sequence, the two signal lines have state 401 when no data is transmitted (see the waveforms in fig.5). For the transmission of a data signal, two state changes occur for each bit. For the first bit in the data signal, there is a change from the word state 401 to the one state 404 or the zero state 402 depending on the binary state of the bit to be transmitted. Then a state transition occurs to state 403. Then, for each subsequent bit of the data signal, a state transition occurs to state 404 or 402 and then back to state 403 for each bit of the data signal to be transmitted, state 403 can be used in the receivers to develop a clock signal ("clock-signal"). For the last bit of the data signal, the final transition from state 404 or 402 back to word state 401 occurs. Return to state 401, after the last bit of the data signal has been transmitted, indicates to receivers 102-104 that a complete data signal is been transferred. 25 In order to be able to carry out the transmission of data signals in both directions between the transmitter 101 and the receivers 102-104 in fig.l, a further signal line can be arranged, here called the signal line for return data to transmit coded data signals from the receivers 102-104 with the message " non-return-to-zero" (NRZ). The receivers 102-104 can send a return signal over this signal line by utilizing the clock signal that is developed by monitoring the states of the two previous signal lines. To be able to transmit return signals, return signal lines may be provided for each receiver, as there is for receiver 102, or a number of receivers, such as receivers 103-104 may be connected by a return line.

Dersom et antall mottakere er koblet til samme returlinje, vil det være nødvendig å anrope selektivt den bestemte mottaker som skal sende et retursignal. Flere forskjellige anropssystemer kan brukes, f.eks. ved å bruke en del av signalet som sendes av senderen til å skape et anrop, eller ved å sende adskilte anropssignaler og datasignaler. If a number of receivers are connected to the same return line, it will be necessary to selectively call the specific receiver that is to send a return signal. Several different calling systems can be used, e.g. by using part of the signal sent by the transmitter to create a call, or by sending separate call signals and data signals.

I fig.2 er det illustrert et blokkdiagram for senderen 101 i fig.l. Når det er ønskelig å sende data, blir et synkroniseringssignal ("datastrobe pulse", en kortvarig binær en-tilstand) påtrykt utløseinngangen til en låsekrets 201 ("latch") for å gi tilførsel av et nytt sett inngangsdata, som her er gjengitt som et 8-bit binært signal. Låsekretsen 201 er åpen under utløsepulsen og er ellers sperret. Utløsesignalet vil også over en inverterport 202 styre Q-utgangen til en flip-flop 208 til en binær entilstand, som tilsvarer et spenningsnivå +V overfor jord. Den binære en-tilstanden til flip-floppen 208 sin utgang 0 er over en OR-port 204 koblet slik at den gir en binær en-tilstand på et opptatt signal, noe som indikerer at senderen er i ferd med å sende et datasignal. In fig.2, a block diagram for the transmitter 101 in fig.1 is illustrated. When it is desired to transmit data, a synchronizing signal ("data strobe pulse", a short-lived binary one state) is applied to the trigger input of a latch circuit 201 ("latch") to provide a new set of input data, here represented as an 8-bit binary signal. The latch circuit 201 is open during the trigger pulse and is otherwise blocked. The trigger signal will also, via an inverter gate 202, control the Q output of a flip-flop 208 to a binary single state, which corresponds to a voltage level +V compared to ground. The binary one state of flip-flop 208's output 0 is connected across an OR gate 204 so as to provide a binary one state on a busy signal, indicating that the transmitter is about to send a data signal.

Det skift-taktsignalet ("shift-clock-signal") som er koblet til styreinngangene til flip-floppen 209 og registrerene 203 og 211, bestemmer hastigheten hvormed data overføres over de to signallinjer til mottakeren. Dette skift-taktsignalet kan skapes av en styreoscillator ("clock-oscillator") eller med et annet organ, så som en mikro-datamaskin. Ifølge oppfinnelsen trenger ikke skift-taktsignalet å være periodisk, og det kan variere dynamisk i frekvens over tiden og fra veksling til veksling. The shift-clock signal connected to the control inputs of flip-flop 209 and registers 203 and 211 determines the rate at which data is transferred over the two signal lines to the receiver. This shift clock signal can be created by a control oscillator ("clock-oscillator") or by another means, such as a micro-computer. According to the invention, the shift clock signal does not have to be periodic, and it can vary dynamically in frequency over time and from changeover to changeover.

Straks flip-floppen 208 er blitt styrt av utløse-signalet, blir Q-utgangen til flip-floppen 209 styrt til en binær en-tilstand ved den neste positive veksling i skift-taktsignalet. Q-utgangen fra flip-floppen 209 er koblet til paralell/skiftinngangen til registeret 203 og til D-inngangen til registeret 211. Slik blir, ved den neste positive veksling i skift-taktsignalet, registeret 203 paralellt fyllt med datasignalet fra låsekretsen 201, og det første trinn i registeret 211 fyllt med en binær en. Den binære en-tilstand til Q-utgangen til flip-floppen 209 blir også brukt for å resette flip-floppen 208, for å opprett-holde opptattsignalet på en binær en-tilstand over OR-porter 205 og 204, og påtrykke skift-taktsignalet på registeret 203 over OR-porten 205, inverterporten 206 og en OR-port 207. As soon as the flip-flop 208 has been controlled by the trigger signal, the Q output of the flip-flop 209 is controlled to a binary one state at the next positive transition in the shift clock signal. The Q output from the flip-flop 209 is connected to the parallel/shift input of the register 203 and to the D input of the register 211. Thus, at the next positive change in the shift clock signal, the register 203 is filled in parallel with the data signal from the latch circuit 201, and the first stage of register 211 filled with a binary one. The binary one state of the Q output of flip-flop 209 is also used to reset flip-flop 208, to maintain the busy signal at a binary one state across OR gates 205 and 204, and to assert the shift clock signal on the register 203 above the OR gate 205, the inverter gate 206 and an OR gate 207.

Over de neste åtte intervaller i skift-taktsignalet blir datasignalet i registeret 203 flyttet mot høyre, slik at hver bit, en etter en, påtrykkes en inverterport 216 og en AND-port 219, samtidig som at en binær en-bit føres fra trinn til trinn i skift-registeret 211. Utgangene fra registeret 211 er ført sammen over porten 212 slik at de åpner AND-porten 214 og opprettholder en binær en-tilstand på opptattsignalet gjennom portene 205 og 204. Over the next eight intervals in the shift clock signal, the data signal in the register 203 is shifted to the right, so that each bit, one by one, is applied to an inverter gate 216 and an AND gate 219, at the same time that a binary one-bit is passed from stage to stage in shift register 211. The outputs of register 211 are connected across gate 212 so that they open AND gate 214 and maintain a binary one state on the busy signal through gates 205 and 204.

Forut for overføringen av datasignalet som er lagt inn i låsekretsen 201, ble linjene "ekte data" og "komplementære data" holdt på en binær en-tilstand av OR-porten 212 over OR-porten 218 og inverterpor ten 215. Når porten 218 vekslet tilstand fra en binær null-tilstand til en binær en-tilstand, vil tilstanden til to linjer være bestemt av hver bit i datasignalet i registeret 203. Under det binære en-intervall til det første skift-taktsignalet holdes de to linjer på binær en-tilstand av AND-porten 213. Deretter, under hvert etterfølgende binært null-intervall til taktsignalet, åpnes AND-portene 217 og 219 slik at suksessive bit av datasignalet føres fra registeret 203 til to OR-porter 220 og 221 for henholdsvis mating av de to signallinjene for "komplementære data" og "ekte data". Signallinjen for "ekte data" vil ha en binær en-tilstand for de bit i datasignalet som likeens har en binær en-tilstand, mens den andre linjen vil ha en binær en-tilstand for de bit i datasignalet som har en null-tilstand. Typiske bølgeformer for de to signallinjer er vist i fig.5. Prior to the transfer of the data signal input to the latch circuit 201, the "real data" and "complementary data" lines were held at a binary one state by the OR gate 212 across the OR gate 218 and the inverter gate 215. When the gate 218 toggled state from a binary zero state to a binary one state, the state of two lines will be determined by each bit of the data signal in register 203. During the binary one interval to the first shift clock signal, the two lines are held at binary one state of AND gate 213. Then, during each subsequent binary zero interval of the clock signal, AND gates 217 and 219 are opened so that successive bits of the data signal are passed from register 203 to two OR gates 220 and 221 for respectively feeding the two the "complementary data" and "real data" signal lines. The "real data" signal line will have a binary one state for those bits in the data signal that similarly have a binary one state, while the other line will have a binary one state for those bits in the data signal that have a zero state. Typical waveforms for the two signal lines are shown in fig.5.

Samtidig som et datasignal blir overført over de to signallinjer, kan et retursignal mottas over linja for returdata, som er koblet til D-inngangen til registeret 203. Registeret 203, som i begynnelsen er parallellt fyllt med den inngående datasignal fra låsekretsen 201, mottar retursignalet på serieform etterhvert som det skiftes til å sende det motatte signal. Når den siste bit av datasignalet er blitt sendt, skifter porten 212 tilstand fra en til null, og sperrer over OR-porten 205 og inverterporten 206 skift-taktsignalet til registeret 203. Når overføringen er fullstendig vil dessuten registeret 203 gi det retursignal som mottas fra en datamottaker, på sine utganger. At the same time as a data signal is transmitted over the two signal lines, a return signal can be received over the return data line, which is connected to the D input of the register 203. The register 203, which is initially filled in parallel with the incoming data signal from the latch circuit 201, receives the return signal in serial form as it switches to send the received signal. When the last bit of the data signal has been sent, the gate 212 changes state from one to zero, blocking the OR gate 205 and the inverter gate 206 the shift clock signal to the register 203. When the transfer is complete, the register 203 will also give the return signal received from a data receiver, on its outputs.

I fig.3 er det illustrert et blokkdiagram for datamottakeren 102-104 i fig.l. Bølgeformer som samsvarer med blokkene i fig.3 for en vanlig signaloverføring er illustrert i. fig.5, hvor det overførte signal er 11010001 og retursignalet er 01110101. Mottakeren i fig.3 omfatter en data-låsekrets dannet av NAND-porter 305, 306 som styres av en NAND-port 303, som igjen påviser en-tilstanden (se fig.4) til de to signallinjer, og blir koblet tilbake av en NAND-port 304 som påviser null-tilstanden til de to signallinjer. Komplementer til de to signallinjer, som er nødvendig for å dekode de to-bit binære tilstander på disse, dannes av inverter 301 og 302. Utgangssignalet ira låsekretsen 305 og 306 er det gjenvunne, såkalte NRZ-signal og er koblet til D-inngangen og parallelle innganger med høyere orden til registeret 312. 25 Datamottakeren omfatter også en låsekrets for den siste bit, dannet av NAND-porter 309 og 310. Disse låsekretsene 309 og 310 blir koblet av bit-tilstanden til de to linjer slik det påvises av NAND-porten 307, og blir koblet tilbake av den såkalte ord-tilstand til de to datalinjer, slik det påvises av NAND-porten 308. Utgangssignalet fra denne sperrekretsen påtrykkes en NAND-port 314 og et register 312 på dets parallell/skiftinngang. In fig.3, a block diagram is illustrated for the data receiver 102-104 in fig.1. Waveforms corresponding to the blocks in Fig.3 for a normal signal transmission are illustrated in Fig.5, where the transmitted signal is 11010001 and the return signal is 01110101. The receiver in Fig.3 comprises a data latch circuit formed by NAND gates 305, 306 which is controlled by a NAND gate 303, which again detects the one state (see fig.4) of the two signal lines, and is connected back by a NAND gate 304 which detects the zero state of the two signal lines. Complements to the two signal lines, which are necessary to decode the two-bit binary states on them, are formed by inverters 301 and 302. The output signal to the latch circuit 305 and 306 is the recovered, so-called NRZ signal and is connected to the D input and higher-order parallel inputs to register 312. The data receiver also includes a latch circuit for the last bit, formed by NAND gates 309 and 310. These latch circuits 309 and 310 are coupled by the bit state of the two lines as detected by NAND- gate 307, and is coupled back by the so-called word state to the two data lines, as evidenced by NAND gate 308. The output signal from this latch is applied to a NAND gate 314 and a register 312 on its parallel/shift input.

Et gjenvunnet bit-taktsignal dannes av en NAND-port 311 som reaksjon på bit-tilstanden til de to signallinjer, slik det påvises av porten 307. Bit-taktsignalet blir også om-dannet til en binær en-tilstand av den såkalte ordtilstanden til de to signallinjer. påvist av porten 308. A recovered bit clock signal is formed by a NAND gate 311 in response to the bit state of the two signal lines, as detected by gate 307. The bit clock signal is also converted to a binary one state by the so-called word state of the two signal lines. detected by port 308.

Når et datasignal overføres til mottakeren i fig.3, er registeret 312 i starten fyllt parallelt i samsvar med signalet som angir den siste bit fra sperrekretsutgangen, og deretter serievis stytt som reaksjon på hver positiv veksling av bit-taktsignalet for innføring av det gjenvunne NRZ-datasignal. Siden datasignalet i den foretrukne utførelsesformen har åtte bit, har registeret 312 og låsekretsen åtte trinn. Når åtte bit fra det gjenvunne NRZ-datasignal er blitt ført inn i registeret 312, vil ord-taktsignalet som avgis av porten 308 veksle tilstand fra null-tilstand til en-tilstand, noe som åpner sperrekretsen 313, og kobler det mottatte NRZ-datasignal fra registeret 312 til dens utgang. Mens registeret 312 ble vekslet ble låsekretsen 313 holdt i sperrestilling av null-tilstanden til ord-taktsignalet. Dessuten ble retursignalet, tilført registeret 312, tilført i serie av NAND-porter 314-316 til returlinja, mens det overførte datasignal blir motatt. When a data signal is transmitted to the receiver of Fig. 3, the register 312 is initially filled in parallel in accordance with the signal indicating the last bit from the latch output, and then serially shorted in response to each positive change of the bit-clock signal to enter the recovered NRZ -data signal. Since the data signal in the preferred embodiment has eight bits, the register 312 and the latch circuit have eight stages. When eight bits from the recovered NRZ data signal have been entered into register 312, the word clock signal output by gate 308 will change state from a zero state to a one state, which opens latch circuit 313, and latches the received NRZ data signal from register 312 to its output. While the register 312 was being toggled, the latch circuit 313 was held in the latched position by the zero state of the word clock signal. Also, the return signal, applied to the register 312, was applied in series by NAND gates 314-316 to the return line, while the transmitted data signal is received.

Mottakeren i fig.3 krever en adskilt returlinje for hver ekstra mottaker i overføringssystemet. For å koble et antall mottakere til samme returlinje er det nødvendig å skaffe mulighet for selektivt anrop av hver mottaker. En måte å gi mulighet for selektivt anrop av et antall mottakere er å overføre et anropssignal før datasignalet. Mange forskjellige overføringsopplegg som gir et anrops-signal forut for datasignalet kan brukes for å gjennomføre dataoverføringen ifølge oppfinnelsen. Anropssignalet og datasignalet kan f.eks. være skilt av ord-tilstanden til de to signallinjer dersom utformingen i fig.4 brukes. Ifølge et annet opplegg, kan anropssignalet og datasignalet skilles ved å angi ord-tilstanden til de to signallinjer mellom hver bit i anropssignalet og bit-tilstanden mellom hver bit i datasignalet. Ved å bruke dette opplegget kan adresser med variabel lengde angis samtidig som det opprettholdes fast lengde på data-ordene. Enden av anropssignalet identifiseres av bit-tilstanden til de to linjer, hvilken opptrer etter den første bit til det følgende datasignal. En mottaker som mottar et anropssignal med åtte bit fulgt av et datasignal på åtte bit overført i samsvar med dette opplegg, er illustrert i fig.6. The receiver in Fig.3 requires a separate return line for each additional receiver in the transmission system. In order to connect a number of receivers to the same return line, it is necessary to provide the option for selective calling of each receiver. One way to enable selective calling of a number of receivers is to transmit a call signal before the data signal. Many different transmission schemes which give a call signal before the data signal can be used to carry out the data transmission according to the invention. The call signal and the data signal can e.g. be separated by the word state of the two signal lines if the design in fig.4 is used. According to another arrangement, the call signal and the data signal can be separated by specifying the word state of the two signal lines between each bit in the call signal and the bit state between each bit in the data signal. By using this scheme, addresses with variable length can be specified while maintaining a fixed length of the data words. The end of the call signal is identified by the bit state of the two lines, which occurs after the first bit of the following data signal. A receiver receiving an eight-bit call signal followed by an eight-bit data signal transmitted in accordance with this scheme is illustrated in Fig.6.

Mottakeren som er illustrert i fig.6 er hovedsakelig identisk med mottakeren i fig.3 med det unntak at det finnes et ekstra anropsregister 320, en anrops-dekoder 321 og porter 322-325. Bølgeformer som tilsvarer bestemte blokker i fig.6 for en typisk anrops og datasignal-overfør ing er illustrert i fig.7, hvor det overførte anrops-signal er 01010101, det overførte datasignal er 11010001, og retursignalet er 01110101. I fig.6, mottar anropsregisteret 320 i rekke NRZ-signalet fra låsekretsen 305-306 som reaksjon på ord-tilstanden til de to signallinjer, slik den påvises av port 308 og 322. Siden den angitte ord-tilstand angis mellom hvert bit i anropssignalet, vil portene 308 og 322 gi styre-pulser som reaksjon på den påviste ord-tilstand. Det åtte-bits anropssignalet som mottas av registeret 320 blir dekodet i en anrops-dekoder 321 og åpner en NAND-port 323, dersom riktig anrop for denne mottakeren er blitt mottatt og dekodet. Signalet som følger anropssignalet blir deretter serievis ført inn i registeret 312 som beskrevet under henvisning til fig.3. Et retursignal som tidligere ble parallellt ført inn i registeret 312, blir påtrykt serievis ved hjelp av en inverter-port 324 til porten 315 som også blir holdt åpen av anrops-dekoderen 321, dersom det korrekte anrop er blitt mottatt og dekodet. Retursignalet kobles fra porten 315 ved hjelp av en NAND-port 316 slik at en inverter-port 325 blir åpnet for tilknytning til den delte returlinja. Porten 325 blir holdt sperret inntil anropssignalet påvises av dekoderen 321 som deretter åpner porten 315. Fordi et antall forskjellige mottakere er koblet til returlinja, brukes en såkalt "åpen kollektor inverter" 325 for å forbinde hver mottaker med signallinja. Et annet hensiktsmessig koblingsutstyr med tre tilstander kan også brukes for å koble mottakerne til returlinja. The receiver illustrated in Fig. 6 is essentially identical to the receiver in Fig. 3 with the exception that there is an additional call register 320, a call decoder 321 and ports 322-325. Waveforms corresponding to certain blocks in Fig.6 for a typical call and data signal transmission are illustrated in Fig.7, where the transmitted call signal is 01010101, the transmitted data signal is 11010001, and the return signal is 01110101. In Fig.6, the call register 320 sequentially receives the NRZ signal from latches 305-306 in response to the word state of the two signal lines as detected by gates 308 and 322. Since the specified word state is entered between each bit of the call signal, gates 308 and 322 provide control pulses in response to the detected word condition. The eight-bit call signal received by register 320 is decoded in a call decoder 321 and opens a NAND gate 323, if the correct call for this receiver has been received and decoded. The signal which follows the call signal is then serially entered into the register 312 as described with reference to fig.3. A return signal which was previously entered in parallel into the register 312, is applied serially by means of an inverter gate 324 to the gate 315 which is also kept open by the call decoder 321, if the correct call has been received and decoded. The return signal is disconnected from gate 315 by means of a NAND gate 316 so that an inverter gate 325 is opened for connection to the shared return line. Gate 325 is kept blocked until the call signal is detected by decoder 321 which then opens gate 315. Because a number of different receivers are connected to the return line, a so-called "open collector inverter" 325 is used to connect each receiver to the signal line. Another suitable three-state switching device can also be used to connect the receivers to the return line.

Når alle de åtte bit i det overførte datasignal er blitt ført etter hverandre inn i registeret 312, vil porten 323, som er blitt åpnet av dekoderen 321 styre det mottatte datasignal fea registeret 312 over i registeret 326 sota reaksjon på utgangssignalet fra låsekretsen 309, 210, som angir den siste bit. When all eight bits in the transmitted data signal have been successively entered into the register 312, the gate 323, which has been opened by the decoder 321, will direct the received data signal fea the register 312 into the register 326 sota reaction to the output signal from the latch circuit 309, 210 , which indicates the last bit.

Ifølge et annet trekk ved oppfinnelsen kan datamottakeren i fig.6 varsle senderen om at et retursignal er tilgjengelig ved å slippe et kortvarig avbruddssignal på returlinja. I fig.6, blir porten 314 åpnet til å koble avbruddssignalet til returlinja over en utgang fra låsekretsen 309, 310. Utgangen fra denne låsekretsen sperrer porten 314 bare under overføring av retursignalet. Et avbruddssignal kan således kobles til returlinja ved hjelp av hvilken som helst mottaker på hvilket som helst tidspunkt, unntatt under det tidsintervall hvor en bestemt datamottaker overfører et retursignal. Fordi senderen ikke har noen mulighet for å angi hvilken datamottaker som avga avbruddssignalet, vil senderen måtte anrope alle mottakere etter at avbruddssignalet er motatt. According to another feature of the invention, the data receiver in Fig. 6 can notify the transmitter that a return signal is available by releasing a short-term interruption signal on the return line. In Fig.6, gate 314 is opened to connect the interrupt signal to the return line via an output from latch circuit 309, 310. The output from this latch circuit blocks gate 314 only during transmission of the return signal. An interruption signal can thus be connected to the return line by means of any receiver at any time, except during the time interval where a particular data receiver transmits a return signal. Because the sender has no way of specifying which data receiver issued the interrupt signal, the sender will have to call all receivers after the interrupt signal is received.

Senderen i fig.2 og mottakeren i fig.3 og 6 kan utformes med konvensjonelle integrerte kretskomponenter så som CMOS-komponenter beskerevet i "CMOS Integrated Circuits Book", utgitt av Motorola Semiconductor Products, Inc., Augustin, Texas, 1878. Dessuten kan de elektriske kretskomponenter som omfatter senderen i fig.2 og mottakeren i fig.3 og 6 enkelt integreres på et halvledende substrat, slik at senderen og mottakeren kan plasseres enkeltvis eller samlet i en enkelt, integrert kretskomponent. The transmitter of Fig. 2 and the receiver of Figs. 3 and 6 can be designed with conventional integrated circuit components such as CMOS components described in the "CMOS Integrated Circuits Book", published by Motorola Semiconductor Products, Inc., Augustin, Texas, 1878. Also, the electrical circuit components comprising the transmitter in fig.2 and the receiver in fig.3 and 6 are simply integrated on a semi-conducting substrate, so that the transmitter and receiver can be placed individually or together in a single, integrated circuit component.

Det opplegg for dataoverføring som beskrives ifølge oppfinnelsen kan med fordel utnyttes ved mange forskjellige overføringssystemer. F.eks. kan dette opplegg brukes for å overføre data mellom en mikroprosessor og perifert utstyr, så som hjelpe-hukommelser, tastaturer, anviserenheter og radioenheter slik det er angitt foran. Videre kan oppfinnelsen brukes for styring av en rekke radiosendere plassert på geografisk adskilte, fjerntliggende steder, fra en sentral styrestasjon. Forsinkelser og avvik på grunn av de store avstander er ikke kritisk for riktig overføring, fordi overføringsopplegget er selvstyrende og uavhengig av The scheme for data transmission described according to the invention can be advantageously used in many different transmission systems. E.g. this arrangement can be used to transfer data between a microprocessor and peripheral equipment such as auxiliary memories, keyboards, pointing units and radio units as indicated above. Furthermore, the invention can be used for controlling a number of radio transmitters placed in geographically separated, remote locations, from a central control station. Delays and deviations due to the large distances are not critical for the correct transfer, because the transfer scheme is self-governing and independent of

variasjoner i hastighet og tidsinnstilling. variations in speed and timing.

Sammenfattet gir oppfinnelsen en pålitelig, selvstyrt, toveis dataoverføring som er meget ufølsom overfor variasjoner i hastighet og tidsinnstilling. Ved å anvende de to binære tilstander til de to signallinjer under ett, kan framgangsmåten ifølge oppfinnelsen utnyttes for en spesiell definisjon av begynnelsen og enden på datasignalet og de binære tilstander til enhetene i et datasignal, samtidig som det også skilles mellom anrops og datasignaler. De nøyaktige to-bit binærtilstandene som velges, kan varieres så lenge bare en signallinje forandrer binærtilstand for hver tilstandsveksling slik det er illustrert i fig.4. In summary, the invention provides a reliable, self-controlled, two-way data transfer which is very insensitive to variations in speed and timing. By applying the two binary states of the two signal lines together, the method according to the invention can be used for a special definition of the beginning and end of the data signal and the binary states of the units in a data signal, while also distinguishing between call and data signals. The exact two-bit binary states selected can be varied as long as only one signal line changes binary state for each state change as illustrated in Fig.4.

Claims

1. Procedure for serial transmission of a data signal from a signal source by means of a first and a second binary signal series transmitted over a first or a second signal line, the data signal comprising a series of bits each of which has a binary zero state or a binary one state, which method comprises: a) development of a first binary state of the two signal series before and after the data signal, and b) developing a second binary state of the first signal string and the first binary state of the second signal string, for each bit of the data signal having a binary zero state, and generating the first binary state of the first signal string and the second the binary state of the second signal row, for each bit of the data signal having a binary one state, characterized in that c) the second binary state of the two signal rows is generated between successive bits of the data signal.

2. Procedure in accordance with claim 1, characterized in that steps b) and c) are repeated for the transmission of subsequent data signals.

3. Procedure in accordance with claim 1, characterized in that a clock signal with a dynamically varying frequency is developed, and that step b) develops the respective binary states of the first and second signal rows for each bit in the data signal, as a reaction to this clock signal.

4. Procedure in accordance with claim 1, characterized in that a clock signal is generated with a frequency that varies over a predetermined frequency range, and that step b) generates the respective binary states of the first and second signal rows for each bit of the data signal, in response to this clock signal.

5. Procedure in accordance with claim 1, characterized in that a clock signal is generated with a predetermined frequency, and that step b) generates the respective binary states of the first and second signal rows for each bit in the data signal, in reaction to the clock signal.

6. Method for serial transmission of a call signal and a data signal from a signal source by means of a first and a second binary signal line which is transmitted over a first and a second signal line, the call signal and the data signal each having a series of bits each having a binary zero state or a binary one state, characterized in that the method comprises: a) development of a first binary state of the first and second signal series before the first bit in the call signal and after the last bit in the data signal, b) generation for each bit in the call signal of a second binary state of the first signal row and the first binary state of the second signal row, followed by the first binary state of the first and second signal row of a bit of binary zero state and generation of the first binary state for the first signal row and the second binary state for the second signal row followed by the first binary state of the two signal rows for a bit having a binary one state, c) generating for each bit of the data signal the second binary state of the first signal row and the first binary state of the second signal row for a bit having a binary zero state and generating the first binary -the state of the first signal row and the second binary state of the second signal row for a bit having a binary one state as well as d) generating the second binary state of the two signal rows between successive bits in the data signal.

7. Procedure in accordance with claim 6, characterized in that steps c) and d) are repeated for the transmission of subsequent data signals.

8. Procedure in accordance with claim 6, characterized in that a clock signal with a dynamically varying frequency is generated, and that steps b) and c) develop the respective binary states for the first and the second signal row for each bit as a reaction to the clock signal.

9. Procedure in accordance with claim 6, characterized in that a clock signal is generated with a frequency that varies over a predetermined frequency range and that steps b) and c) generate the respective binary states of the first and second signal rows for each bit in response to the clock signal.

10. Method in accordance with claim 6, characterized in that a clock signal is generated with a predetermined frequency, and that steps b) and c) generate the respective binary states of the first and second signal rows for each bit in response to the clock signal.

11. Apparatus for serial transmission of a data signal from a signal source by means of a first and a second binary signal sequence transmitted over, respectively. a first and a second signal line, the data signal comprising a series of bits each having a binary zero state or a binary one state, the apparatus comprising a first circuit (212,214,215,) to generate a first binary state of the two signal series before and after the data signal, a second circuit (216,217,219) for generating for each bit of the data signal a second binary state of the first signal row and the first binary state of the second signal row for a bit with a zero state, as well as generating a first binary state of the first signal row and a second binary state of the second signal row for a bit with a binary one state, characterized in that the second circuit (216,217,219) is arranged to generate the second binary state of the two signal rows between successive bits in the data signal.

12. Transmitter in accordance with claim 11, characterized in that it comprises a circuit for generating a clock signal, the second circuit for signal generation (216,217,219) generating the respective binary states of the two signal rows for each bit in the data signal, in response to the clock signal .

13. Transmitter in accordance with claim 12, characterized in that it comprises a circuit for generating a synchronization signal ("strobe signal") and a circuit (201) which responds to the synchronization signal to store a data signal, in a register (203 ) and that the second circuit (216,217,219) responds to the data signal as stored in the register (203) by generating the respective states of the two signal lines.

14. Receiving device for a data signal from a first and a second binary signal series which is transmitted in series over the respective a first and a second signal line from a signal source, the data signal comprising a series of bits, each with a binary zero state or a binary one state, where the two signal lines have a first binary state before and after the data signal, the first signal line has a second binary state and the second signal row has a first binary state for data signal bit with a binary zero state and the first signal row has a first binary state and the second signal row has a second binary state for data signal bit with binary one state, characterized in that the two signal lines have a second binary state between successive data signal bits and that the receiving apparatus comprises: a third circuit (307,308,311) which reacts to the second binary state of the two signal lines with the generation of a clock signal, a fourth circuit (303-306) coupled to the two signals for storing an output signal having a binary zero state in response to a second binary state of the first signal train and a first th binary state of the second signal row, and storing an output signal having a binary one state in response to a first binary state of the first signal row and a second binary state of the second signal row, and a fifth circuit (312) connected to the third and the fourth, for storing the output signal from the second circuit in response to the clock signal.

15. Receiving apparatus in accordance with claim 14, characterized by a signal source for transmitting a return data signal with a series of binary bits by means of a return signal line on a return signal line, as well as a seventh circuit (314-316) which reacts to the clock signal and generates a corresponding binary state of the return signal line, for successive bits in the return data signal.

16. Receiving apparatus according to claim 15, characterized by a ninth circuit (314,316) for generating a pulse signal with a predetermined binary state on the return signal line to indicate that a return data signal is available for transmission.

17. System for serial transmission of data signals, each comprising a series of bits, each with a binary 0 - or binary one - state, between a transmitter (101) and at least one receiver (102-104) connected by a first and a second signal line which transmit respectively a first and a second binary signal series, where the transmitter comprises a signal source which forms a data signal, a first circuit (212, 214, 215, 218) to develop a first binary state to the two signal series before and after the data signal, and a second circuit (216, 217, 219) to generate for each bit of the data signal a second binary state for the first signal row and a first binary state for the second signal row for a bit with a 0 state and the first binary state of the first signal row and a second binary state of the second signal row, for a bit of binary one - state, characterized in that the second circuit (216, 217, 219) is arranged to generate the second state of the two signal rows between successive bits of the data signal, and that the receiver comprises: a third circuit (307, 308, 311) which responds to the second state of the two signal lines by generating a clock signal, a fourth circuit (303 - 306) which is arranged to respond to the two the signal rows for storing an output signal with a 0 state in response to a second binary state of the first signal row and a first binary state on the second signal row, and a one state in response to a first binary state on the first signal row and a second binary state on the second signal line, and a fifth circuit (312) connected to the third circuit and the fourth circuit for storing successive binary states of the fourth circuit's output signal, in response to the clock signal

18. System in accordance with claim 17, characterized in that the transmitter also comprises a sixth circuit for developing a clock signal, the second circuit (216, 217, 2:19) being arranged to generate the respective binary states of the two signal lines for each bit in response to the clock signal.

19. System in accordance with claim 18, characterized in that a return signal line for transmitting a return signal line between receiver and transmitter, the receiver comprising a signal source to form a return data signal with a series of binary bits, and a seventh circuit (314 - 316) which responds to the clock signal from the third circuit and generates for successive bits in the return data signal a corresponding binary state in the return signal row, and that the transmitter comprises an eighth circuit (203) connected to the return signal line for storing successive binary states in the return signal row in response to the clock signal from the sixth circuit.

20. System in accordance with claim 19, characterized in that the receiver comprises a ninth circuit (314, 316) to generate a pulsed binary state of the return signal, to indicate that there is a return data signal for transmission, the transmitter also comprising a tenth circuit (325) connected to the return signal line, in order to detect the pulsed binary state and engage the transmitter to transmit a data signal.