NO128242B - - Google Patents

Description

Apparat for avlesning av et dataregistrerings-medium.

Oppfinnelsen angår et apparat for avlesning av et re-gistreringsraedium som er forsynt med registreringer i form av en rekke tilhverandre grensende indikeringer med en farve som er forskjellig fra den neste indikering i avlesningsretningen, hvor hver overgang mellom tilhverandre grensende indikeringer representerer et binært siffer.

I et kjent'utstyr av denne type inneholder det registrerte medium registrerte binære data, idet et forste binært siffer blir representert ved hjelp av et forste indikeringsmiddel or; et annet binært siffer blir representert ved hjelp av et annet indikeringsmiddel, hvor hver av de'forste og andre indikeringsmidler er adskilt på registreringsmediet av områder som benyttes-til tids-angivelsesformål, men som er uten betydning for representasjonen av data.'

Dette kjente utstyr har den ulempe at det odsler med plass på registreringsmediet på grunn av tilstedeværelsen, av de ikke-vesentlige områder.'

Hensikten med oppfinnelsen er å tilveiebringe et apparat av den innledningsvis nevnte art hvor den nevnte ulempe ved det kjente utstyr er eliminert, og som kan dekode de avsokte data uansett om disse avsokes i en forste leseretning eller i en andre leseretning, motsatt den forste leseretnings

Dette oppnås ifolge oppfinnelsen ved en avsokningskrets med to inngangsklemmer som tilfores signaler som inneholder farve-, informasjon,fra mediet, og med tre utgahgsklémmer som hver leverer et binært signal som representerer en farve,' en dekodingskrets med tre inngangsklemmer som er forbundet med hver sin av de tre utgangsklemmer og omfatter tre lagringsinnretninger som med hver sin inngangsklemme er'forbundet på sådan måte at ved avlesning av en indikering lagres et signal på en av inngangsklemmene i den tilhorende lagringsinnretning inntil et signal' på eri annen av inngangsklemmene blir lagret i sin tilhorende lagringsinnretning, samt en portkretskopling som er forbundet med lagringsinnretningene for å levere et utgangssignal i binær form'svarende til data .som representeres av overgangene på mediet.

Ytterligere trekk ved oppfinnelsen fremgår av patent-kravene 2-6.

Det er klart at da hver overgang representerer et binært siffer "1", når det avfoles i en retning, og et binært "0" når det avfoles i den motsatte retning, kan et kodet binært siffer gjen-vinnes når det avsokes i en bakover-retning■i stedet for i en foroverretning bare ved komplementering.

Det er. videre klart at da .det er overganger mellom indikeringsmidler og. ikke selve indikeringsmidlene ■ som representerer data,- og da hver overgang er karakterisert ved data, ■■ vil tidskravene i en dataavsokning ifolge oppfinnelsen ikke.være kritisk.Systemet kan folgelig anvende en manuelt.påvirkbar sonde hvis hastighet tvers over registreringsmediet■kan variere. Av samme grunn er det ikke vesentlig at- indikeringsmidlene er av ensartet bredde i avfølingsr.etningen.

En utførelse av oppfinnelsen vil-nu bli beskrevet som eksempel under henvisning til vedllggende tegninger, hvor:

fig. 1 er et planriss av en datakodet seddel,

fig. 2 viser snitt av sveipesonden, lyskilden og den tofargede speilseksjon og et oversikts blokkskjema av identifikasjonssystemet, 'og datautnyttelsesanordningen,

fig. 3 er et snitt av.en bunt med fibre av optiske tråder som er vist på fig. 2, tatt .langs linjen 3~3 på fig- 2,

fig..4 er et blokkskjema av identifikasjonssystemet,

fig. 5 er et blokkskjema av en del av identifikasjonssystemet og som viser synkronisasjonen av datastrømmen inn i lagringsseksjonen,

fig. 6A er en første del. av blokkskjemaet for dekodingsseksjonen,

fig. 6B.er en annen del av blokkskjemaet for dekodingsseksjonen,

fig. 7 er et blokkskjema av inngangsregisterdelen, fig..8 er et blokkskjema av deteksjonsdelen for slutten på seddelen,

fig. 9 er et blokkskjema av en første del av inngangs-synkronisasjonsdelen av lagringsanordningen,

fig. 10 er et blokkskjema av en annen del av inngangs-synkronisasjonsdelen av lagringsanordningen,

fig. 11 er et blokkskjema av.lagringsdelen,

fig.'12 er et blokkskjema av sammenllgningsdelen,

fig. 13 er et"blokkskjerna av programtelledelen,

fig. 14 er.et blokkskjema av paritetskontrolldelen,

fig.- 15A er en første del av blokkskjemaet for utgangs-registérdelen,

fig. 15B er en annen del av "blokkskjemaet. for utgangs-registerdelen,

fig. l6 er et -blokkskjema av en annen del av styredelen og fig. 17 er-et blokkskjema av en annen del av styredelen.

Vi vil først vise til fig. 1. Der-er det vist en datakodet seddel som omfatter flere indikeringsmidler i form av ved siden av hverandre anordnede fargestenger, idet hver farget stang er av en av tre farger og av en farge som er forskjellig fra fargene i den ved siden av liggende fargede stang. De farger som anvendes pa seddelen på fig. 1 er grønn, svart og hvit. -De grønt og svart fargede stenger er trykket over en. hvit bakgrunn, slik at- de hvite-stenger er definert ved områder hvorpå det ikke er trykket noen grønn eller svart stang. Den seddel som er anvendt i det beskrevne eksempel, er kodet slik at den lett kan dekodes enten den .avføles 1 en retning forover eller i en retning bakover, slik det vil bli nærmere forklart senere. I tillegg inneholder seddelen en "bredde kode", og identifikasjonssystemet kan dekode sedler som har vesentlig forskjellig antall datasiffre, hvor et datasiffer består av fire databits og hver databit er representert ved.en overgang fra en farget stang til en annen farget stang„

Det vil forstås, at skjønt den beskrevne utførelse anvender sedler med.fargede stenger, er det mulig med andre former for sedler, f.eks. sedler som har stenger med forskjellig magnetisk karakteristikk, forutsatt anvendelsen av et magnetisk registreringsmedium.

Hvis det antas at sveipesonden går.over seddelen 20 i -retning fra venstre til høyre, slik som vist med.pilen 12, vil den første fargeovergang for seddelen 20 som avføles av sonden, være overgangen fra den hvite bakgrunn for seddelen 20 til den grønt fargede stang 22, og denne overgang representerer en første-"retnings" bit. De neste fire fargeovergangér er i.forbindelse med de fargede stenger 24> 26, 28 og ^ 0, og de er grønt til svart, svart' til grønt, grønt til.svart-og svart til grønt overganger som representerer "størrelse-kode" bits som spesifiserer antallet databits som inneholdes på den kodede seddel 20. Overgangen fra den fargede stang-22 til den fargede stang 24 representerer en.: "størrelses-kode" bit som har en kodevekt på l6, mens overgangen.fra den fargede stang 28 til den fargede stang 30 representerer en "størrelses" kode bit som' har . en kodevekt' på, 2.Kodevektene for de, "størrelseskode" bits som er tilknyttet de fargede stenger 24, 26, 28 og, 30, avtar ettersom sonden går over seddelen..20. i. retning venstre .til høyre.

Den første fargeovergang som avføles av sveipesonden etter at "størrelses kode".overgangene: er blitt.ayfølt,.er en første paritetsovérgang .fra den fargede- stang 30 til 'den fargede stang 32, hvilket på: den'viste'.seddel.-20. er en grønn til svart fargeovergang..., Dé neste' f argeovergangér. sonr avføles ettersom •■ sonden ; beveger seg.i... retning venstre til høyre, er tilknyttet de fargede stenger 34,' 36, 38 og 40 som representerer.de fire bits av sifferet av høyeste tallorden i den kodede data. Fargeovergangen fra den fargede stang 32 til den fargede stang 34 er en svart til grønt overgang og den har en kodevekt på 1. Fargeovergangen fra den fargede stang 38 til den fargede stang 40 er en hvitt til svart fargeovergang og den har en . kodevekt på 8, og derfor øker kodevektene som er tilknyttet "bitene" av sifferet i den høyeste tallorden ettersom sonden beveger seg over 'seddelen 20 i retning fra venstre mot høyre.

Fargeo.vergangene som er tilknyttet fargestangene 42, 44, 46 og 48 representerer de fire bits for sifferet av den laveste tallorden for den kodede data. Fargeovergangen fra den fargede stang 42 til den fargede stang 44 er en svart-til hvitt overgang, og den har en kodevekt på 1. Fargeovergangen fra den fargede stang 48 til den fargede stang 50 er en svart til hvitt overgang og.den har en kodevekt på 8, og derfor øker kodevektene for sifferet av den laveste tallorden på samme måte -som for de andre siffre i den kodede data, ettersom sonden beveger seg over seddelen 20 i retning fra venstre mot høyre. Fargeovergangen fra den fargede stang 50 til den fargede stang 52 er en hvitt til svart overgang, og på samme måte som for fargeovergangen fra den fargede stang JO til den fargede stang 32, representerer den en paritetsbit. Signaler som har motsatt binær verdi, vil imidlertid bli dekodet fra disse to overganger uansett sveiperetningen for sonden.

De fargeoverganger som er tilknyttet de fargede stenger 52, 54, 56 og 58 representerer de fire bits av "størrelseskoden" som også er representert av de fargeoverganger som er tilknyttet de fargede stengér 24, 26, 28 og 30. Bitsene for den annen størrelses-kode er imidlertid komplementert i forhold til bitsene av den første størrelseskode, og kodevektene for den bit som representeres av fargeovergangen fra den fargede stang 52 til den fargede stang 54, er 2, og kodevekten av den bit som representeres av fargeovergangen fra den fargede stang 50 til de.fargede stenger 52, 54, 5^ og 58 øker ettersom sonden beveger seg over seddelen 20, i retning fra venstre mot høyre.. Fargeovergangen ■ fra den fargede stan'g 60 til den hvite bakgrunn på seddelen 20 er en svart til hvitt overgang, og den representerer en annen "retnings" bit.

De to paritetsbits er valgt slik at det totale antall "0" bits på seddelen er i overensstemmelse, modul.3, med det samlede

antall "1" bits på seddelen. Dette har det. ønskede resultat at man kan benytte den hvite bakgrunn på seddelen som den første fargestang ved hver ende av seddelen.

De databits som representeres - av seddelen 20,er-.vist under seddelen 20-på fig. 1. Pilene 12, 14> på.den venstre side-av fig. 1, representerer sv-eiperetningen av sonden-. Det vil bli forklart senere at når sveipesonden beveger seg over seddelen i en retning fra høyre mot venstre,- slik som-vist med pilen 14, blir de bits som dekodes reversert i rekkefølge, og-invertert i'forhold til de databits som blir dekodet når,.sonden beveger seg over seddelen i en retning fra høyre mot venstre,, slik som vist ved pilen 12. Den måte som de binære data blir kodet på på seddelen vil nu bli'forklart. En overgang fra en hvit-stang til-en svart stang,fra en svart stang til en grønn stang eller fra en grønn stang til en hvit stang.representerer alltid et logisk nivå "1".. På den annen side representerer en overgang fra en hvit stang til en grønn stang, fra en grønn stang til en svart stang eller fra en svart stangheller fra en svart stang til en hvit stang alltid et logisk nivå "0";

Det vil forstås at på grunn av denne form for koding vil enhver overgang avfølt som en "1", når det.leses i en første retning, bli avfølt som en "0" når avlest i den annen retning, og enhver overgang .avfølt som en "0" når lest i den første retning, vil bli avfølt som en "1" når lest i den annen retning. De databits som leses i den første retning er således komplementet av de databits som leses i den annen retning.

Et eksempel på en avfølingssonde som kan anvendes i den foreliggende oppfinnelse, er vist på fig. 2', hvor sonden 62 er beregnet til bruk for en kontroll tellefunksjonær ■ eller varehandel funksjonær eller annen operatør. Avfølingssonden 62 er tilnærmet så stor som en blyant, og den er formet som en blyant, slik at den lett kan behandles., av en operatør'.. Andre typer avfølingsanordninger-kan selvfølgelig anvendes i forbindelse med den beskrevne oppfinnelse,

og hertil kommer at det ikke er vesentlig at ' avfølingsanordningen skal kunne bevege seg, så leng:e.-.-det- foregår -, en relativ'bevegelse mellom den datåkodede- seddel og- avfølingsanordningen.

Lyskilden 64 som er montert i.'huset 68 kan være en vanlig lyspære med tungstensfilament.■ De-vanlige avfølingssamle-linser.70 og 72' som- brennpunktstyrer lyset.-fra1 lyskilden 64 til fibrene for grenen 78 av bunten. 74 med--fibre av optiske:, tråder, er.

også montert i huset 68. Samlelinsene kan være en integrerende del av lyskilden 64, hvis dette ønskes.

Grenen 78 av den gaffelformede bunt 74 med fiber-optikken av lysledende tråder inneholder fibre med optiske tråder som anvendes til å lede lys fra huset 68 til sonden 62 og på seddelen 20. Grenen 80 av bunten 74 me<i fibre av optiske tråder inneholder fibre av optiske tråder som brukes til å rette lyset som reflekteres fra seddelen 20 til den tokromatiske speilseksjon " J6. Bunten 74 med fibre av optiske tråder har et vanlig avskrapnings-motstandig belegg som omslutter fiberoptiktrådene i bunten 74' Sondeendene av fiberoptiktrådene'i bunten 74 går gjennom senteret for pluggen 82 hvor de er festet til pluggen 82.

Fig. 3 er et snitt av sonden 62 tatt etter linjen. 3~3 på fig. 2 og viser en del av sonden 62, et første epoksyklebende lag 86, en del av pluggen 82,.et annet epoksyklebende lag 88, og de fiberoptik lysledende tråder 90 er vanlige fiberoptik lysledende tråder, og de kan f.eks. være av størrelsesordenen 0,076 mm i diameter. De lysfargede sirkler som representerer f iberopirik trådene 90 på fig. 3> representerer de fiberoptiktråder som inneholdes i

grenen 78 av bur,ten 74»°g ^e mørktfargede sirkler representerer de fiberoptiktråder som inneholdes i grenen 80 av bunten 74»

Sonden 62 som mottar lys som er ledet ned etter grenen 78 av bunten 74 fra lyskilden 64, har påmontert en vanlig objektiv-linse 94 f°r å lede en lysflekk på seddelen 20, og flekken har en diameter som er tilnærmet lik bredden av de fargede stenger på seddelen 20. Det lys som reflekteres fra seddelen 20, går gjennom linsen 94 til fiberoptiktrådene for grenen 80 av bunten 74, °g disse f iberoptiktråder leder lyset til den tof argede speilseksjon " j6.

Huset 98 for den tofargers speilseksjon 76 omfatter et tofargers speil 100 eller andre signaloppdelende anordninger og to på lys reagerende elementer 102 og 104 som kan være fotodioder eller andre på lys reagerende anordninger. Tofargespeilet 100 sender den del av det innfallende lys som er i det infrarøde spektrum, til det ikke-infrarøde på lys reagerende element 102. Både de infrarøde og de ikke-infrarøde lyssignalkomponenter reflekteres.fra seddelen 20 når lysflekken fra sonden 62 faller på en hvit stang. Når lysflekken fra sonden 62 faller på en svart stang, vil hverken de infra-røde eller de ikke-infrarøde lyssignalkomponenter i vesentlig grad bli reflektert fra seddelen 20. Når lysflekken fra sonden 62 faller på en grønn stang, blir den ikke-infrarøde lyssignalkomponent absorbert, og den infrarøde lyssignalkomponent reflektert. Skjønt de fargede stenger for seddelen 20 i utførelsen er grønne, sorte og hvite, er det klart at andre passende kombinasjoner'av fargede stenger kan'benyttes. Når det anvendes infrarøde og ikke-infrarøde lyssignalkomponenter for identifikasjonssystemet, - kan en hvit stang erstattes av en stang av enhver farge som reflekterer både ikke-infrarødt og infrarødt eller nesten infrarødt. En 'grønn stang kan erstattes av en stang av enhver farge som absorberer ikke-infrarødt eller rødt og hverken reflekterer eller er gjennomsiktig for infra-rødt eller nesten infrarødt, og en svart'''stang kan erstattes av en stang av enhver farge.som absorberer både ikke-infrarøde og infra-røde lyssignal-komponenter'.

Utgangssignaler fra de på lys reagerende elementer 102 og 104 er koblet til en forsterkerseksjon 106 på fig. 2 som inneholder to forsterkere som hver forsterker utgangssignalet fra en av de på lys reagerende elementer 102 og 104. Det forsterkede utgangssignal fra- det på lys reagerende element 104 er koblet til linjen 110 til identifikasjonssystemet 112. Identifikasjonssystemet 112 dekoder utgangssignalene som er koplet til det på linjene 100 og 110, og det skaffer et binært datasignal som er representativt for disse utgangssignaler, til dataanvendelsesanordningen 114 på en linje H3. Dataanvendelsesanordningen 114 kan være koblet til en fremvisningsanordning eller en registreringsanordning ll6, som f.eks. kan være et kassaregister som har en fremvisningsseksjon.

En videobehandlingsseksjon 115> fig. 4, ©r koblet til linjene 108 og 110 for'å motta de ikke-infrarøde og de infrarøde signalkomponenter fra de på lys reagerende'elementer 102 og 104 på fig. 2. Videobehandlingsseksjonen 115 som ikke er beskrevet her i detalj, men kan være slik som den som er beskrevet i den samtidige norske søknad nr...25.45/.7A■'.. og som" er" innlevert samtidig'med den foreliggende søknad og betegnet "Dataavfølings-system", omformer de to inngangssignaler som opptrer på linjene 108 og 110 til tre binære utgangssignaler som representerer "hvite"-, "grønne"'og "svarte" signaler og'som'opptrer på'linjene 120, 122 og 124. Et utgangssighål opptrer på linjen 120 når 'begge de -på lys-reagerende elementer 102 og 104 mottar vesentlige mengder med lys. '■ Et utgangssignal opptrer på linjen 122 når' bare det på lys reagerende element 104 mottar en vesentlig mengde lys. "Et utgangssignal opptrer på'linjen 124' når ingen av de på lys reagerende elementer 102 og 104 mottar vesentlige mengder med lys.

En dekodingsseksjon 126, fig. 4>' mottar "hvite", "grønne" og "svarte" signaler fra videobehandlingsseksjonen 115 og den dekoder disse signaler og skaffer et tilsvarende logisk nivå "1" eller et logisk nivå "0" signai til en inngangsregisterseksjon I28. Data blir midlertidig lagret i inngangsregisterseksjonen 128 etter å være dekodet av dekodingsseksjonen 126, da data bare kan bli over-ført til lagringsseksjonen 130 til en'forut fastsatt tid.

Lagringsseksjonen 130 i den beskrevne .utførelse omfatter et fem-bits hjelpelagrings-forskyvningsregister 132 som er koblet til utgangstrinnet .for inngangsregisterseksjonen 128. Lagringsregisteret 134 er koblet mellom utgangstrinnet for. hjelpelagringsregisteret i32 og inngangstrinnet for et åtte-bits utgangsregister 148. Lagringsregisteret 134 kan være et 128 bits metalloksyd-halvleder skyveregister eller en annen type skyveregister. Ialt 133 bits kan derfor bli lagret i lagringsseksjonen 130, og sedler som inneholder opptil tredve siffre med data på fire bits pr.■ siffer kan derfor anvendes, da sedlene inneholder tolv bits i 'tillegg til datasiffrene. Lagringsseksjonen 130 er konstruert slik at nye data kan bli overført fra hjelpelagringsregisteret 132 inn i lagringsregisteret 134> eller alternativt kan gamle data bli resirkulert i lagringsregisteret 134-

En lagrings-inngangssynkroniseringsseksjon 136 er koblet til inngangs-registerseksjonen 128, til slutt på seddelen detekteringsseksjonen 138, til sammenligningsseksjonen 147 °g til program tellerseksjonen 140. Den mottar inngangssignaler fra slutt på seddelen detekteringsseksjonen 138,fra sammenligningsseksjonen 147 °g fra programtellerseksjonen 140 som setter den i stand til å styre overføringen av data inn i hjelpelagringsregisteret 132 til riktig tid.

Sonden 62 på fig. 2 kan hevege seg over seddelen 20 med forskjellige hastigheter. Hastigheten for sonden 62 kan f.eks. under sin bevegelse over seddelen 20 være. omtrent 76 til 1520 mm pr. -sekund eller mere, og det er derfor nødvendig å sørge for et middel til å fastlegge når sonden 62 har fullført sin bevegelse over seddelen 20. Slutt på seddel detekteringsseksjonen 138 utfører" denne funksjon ved å generere' et "slutt på seddeLen" signal hver gang sonden 62 går over en hvit del ay seddelen 20j som er minst fire ganger så bred som den siste svarte eller grønne stang på seddelen 20 som sonden 62 har passert over. • Etter at "slutt på seddel" signalet er generert av slutt på seddel detekteringsseksjonen, blir data som inneholdes i lagringsseksjonen-130 og i utgangs-régisteret 148 kontrollert for å bestemme om informasjonsbitene som er blitt avfølt og dekodet ,representerer'gyldig'informasjon-eller

ikke.

De siste fem bits av seddelen 20 som.er avfølt og dekodet,er fire "størrelseskode" bits og én "retnings" bit, og disse bits lagres i hjelpelagringsregisteret 132. De "størrelseskode" bits som lagres i hjelpelagringsregisteret I.32 sammenlignes med de "størrelseskode" bits.som er -lagret i utgangsregisteret 148 ved hjelp av sammenligningsseksjonen 147 som følger etter genereringen av et "slutt på-seddelen" signal ved hjelp av slutt på seddelen detekteringsseksjonen 138. Hvis. disse to tall er like, blir et signal tilført paritetsseksjonen l-46.forå innlede- en paritetskontroll. En gyldig paritetskontroll inntreffer- hver gang summen av "1" bits på seddelen er. lik summen av "0" bits på seddelen ..De lagrede bits summeres på en modul 3 basis (d.v.s. at bare tallene 0, 1 og 2 tillates i summen, og når 1 adderes til 2, blir resultatet 0).

Programtelleseksjonen 140 inneholder en syv-bits programteller som kan telle til 128, og denne programteller øker sin telling med. én hver gang- denne data skyves en stilling i lagringsregisteret 134- Et styresignal fra programtelleseksjonen- 140 til-føres lagrings inngan-gssynkroniseringsseksjonen I-36 -for -å- sikre at databits bare-overføres fra inngangsregisterseks jonen. 128 til .. h jelpelagringsregisteret I.32 når programtelleren i programteller-seksjoneri- er i et telleområde fra 127 til OO7..-- En-telling på 127 er en maksimal telletilstand for programtelleren,- og- den går til en tellertilstand på 000 etter tellingen 127 •

■-'•'Utgangsregisteret 148 er koblet til' lagringsregisteret 134 og overfører data til dataanvendelsesanordningen..-II4 pa fig. 2. Utgangsregisteret 148' er- et .skyveregister .som mottar innkommende., inf ormas jonsbits- i en retning,- men. som kan sende.;inf armas jonsbits til datautnyttelsesanordningen. 11.4 enten - i .retning forover eller bakover' i overensstemmelse med-den .retning hvori sonden 62 (sveipet seddelen 20-'da' dataen , ble avfølt .og dekodet. ;-Data;som sendes i en bakoverretning-,• blir kompie:f.er.tert -før bruken-.

Tidsangiveren 127 på fig. 4 er et vanlig tidsangivel-sessystem og i det beskrevne eksempel leverer det to hovedtids-signaltog som er betegnet som "tid 1" og "tid 3" signaler til forskjellige seksjoner i identifikasjonssystemet. "Tid 1" og "tid 3" signaler har den samme pulsrepetisjonshastighét, men de er forskjø-vet i tid i forhold til hverandre. "Tid 1" og "tid 3" signalene tilsvarer de tidssignaler som kreves av skyveregisteret 134, og de kan leveres av dataanvisningsanordningen 114.

Den logiske del av identifikasjonssystemet kan adskil-les i funksjonelle blokker. Hovedfunksjonene som utføres av logikken er (1) dekoding av videosignaler til binære bits, (2) lagring av dekodede bits, (3) identifikasjon av en seddel, (4) gyldighetsprøve av seddelinnholdet og (5) utgangen av databits til en endelig styre-enhet, kassaregister, databehandler eller annen datautnyttelses-anordning.

Dekodingsseksjonen 126 på fig. 4 omformer "sorte", "grønne" og "hvite" signaler fra videobehandlingsseksjonen 115 til binære enere og nuller. Logikken består av flip-flop-elementer som erindrer en første farget stang inntil en annen farget stang avføles og derpå bevirker at et første "data prøve" signal blir generert, hvilket angir at en fargeovergang. har funnet sted. Den andre fargede stang erindres av en flip-flop-enhet inntil den neste fargede stang avføles.

Hver gang et "farge prøve" signal genereres av deko-dingslogikken, blir den binære bit på datalinjen lagret i et inngangsregister i inngangsregisterseksjonen 128. Dette register brukes fordi dataen avføles vilkårlig, men den kan bare overføres til hovedlageret på et bestemt tidspunkt. Størrelsen av dette register er avhengig av adgangstiden til hovedlageret, og i den beskrevne utførelse er inngangsregisteret et åtte-bits register.

Programtellerseksjonen 140-omfatter en syv trinns binær teller som holder.rede på dataen i lageret. Programtelleren øker med én hver gang for hver bit som tilsvarer data som blir skjøvet en stilling i lageret. Hver gang data sveipes og lageret allerede inneholder tidligere lagrede data, må ny informasjonsbits bli anbragt i lageret inn i de bitsstillinger som følger den informasjon som tidligere var lagret i-lageret. Programtelleren utfører denne funksjon i forbindelse med. lagrings inngangssynkroniseringsseksjonen 136.

My data kan- bare overføres- til lagringsregisteret 134

på et spesielt tidspunkt som i denne utførelse er når programtelleren" er i en "null" ;tellings-tilstand. Hver gang nye .databits -skrives inn i lageret, blir programtelleren tilbakestilt til en "null" tellingstilstand på. det tidspunkt da den siste bit ble innskrevet. Hver gang telleren nærmer seg "null" tellingstilstanden, blir inngangsregisteret undersøkt for å fastlegge antallet' nye databits som er blitt avfølt siden den siste gang programtelleren var i en "null" tellingstilstand...

I eksemplet på fig. 5 er tre nye databits blitt avfølt, og de er skjøvet mot utgangstrinnet på inngangsregisteret 128'. Når programtelleren -når en "null" tellingstilstand.-, blir .de tre databits i inngangsregisteret 128 skjøvet inn i h jelpelagringsregisteret •-I32 , og de tre bits nærmest høyre i hjelpelagringsregisteret 132 skjøvet inn i lagringsregisteret 134» Etter at dataen er skjøvet tre. stil-linger (-3 bit ganger), inneholder inngangsregisteret noen databits,

og programtelleren blir tilbakestilt til- en "null" tellingstilstand. Tilbakestilling av programtelleren på det tidspunkt'da den siste

bit skrives inn i lagringsregisteret 134, skaffer automatisk den-krevede synkronisasjon.. Overføringen av data fra inngangsregisteret til hjelpelagringsregisteret 132 og til lagringsregisteret. 134 inntreffer hver gang inngangsregisteret inneholder nye databits og programtelleren er i en "null" tellingstilstand, men slutten av seddelen er ikke blitt detektert.

H jelpelagringsregisteret. 132-. inneholder: alltid'de siste fem databits som- er blitt-.avfølt av sonden 62. Verdien av dé databits som er lagret -i hjelpelagringsregisteret 132, sammenlignes med tellingen av, programtelleren for å fastlegge,tidspunktet for innfø-ring av databits fra lagringsregisteret ; 134 inn.-i utgangsregisteret 148. Etter denne innføring blir de "størrelseskode" "bits som-er lagret i h jelpelagringsregisteret.. 132-■sammenlignet med '"størrelses-kode" bits som.er lagret i utgangsregisteret 148, "og, ■hvis de er like, blir et gyldig seddelformat . 'signal generert, hvilket innleder-' en modul -3 paritetskontroll. ■

En<:>modul 3 paritetskontroll- utføres for1 hver gyldig seddel som er detektert. Ifølge denne kontroll■må- som nevnt ovenfor ; summen av "1" bits-på... seddelen: være - llk"summen-: av "0"'bits på<;>sedde---len på . eri. modul. 3'basis .' Tabellen nedenfor viser'-dé forlangte" karakteristikker for modul 3 paritetskontroll for forskjellige sedler som, inneholder forskjellig antall databits.

MODUL 3 PARITETS KARAKTERISTIKKER

Denne modul paritetskontroll vil detektere enhver enkelt-bits feil og multippelfeil av samme type som ikke er et multiplum av tre. Den vil ikke detektere motvirkende feil som f.eks. en "1" og en "1" lest som et "0"..

Hver gang en gyldig-seddel er blitt detektert og modul 3 paritets kontrollogikken angir at de avfølte databits er gyldige,

■blir databitsene sendt til en dataanvendelsesanordning. Utgangsregisteret 148 er et åtte-bits skyveregister som kan skyve både til høyre og .venstre. Databits blir alltid belastet utgangsregisteret 148 ved skyving til- høyre, og. når databits overføres til dataanvendelsesanordningen, blir retningen av'skyvingen av disse bits fastlagt av verdien av en "retnings"'-bit som avføles fra seddelen. Hvis en seddel var blitt-lest fra høyre til venstre i stedet for fra <y>enstre til høyre, blir alle "de -avfølte databits komplementert og sendes fra utgangsregisteret 148 til datautnyttelsesanordningen i

motsatt rekkefølge i forhold til den hvori de ble lest inn i utgangsregisteret 148.. Dekodingsseksjon. Fig. 6A og 6B.

Fig. 6A og 6B danner, når de legges over hverandre etter linjene -6-6,- et blokkdiagram av dekodingsseksjonen 126.på. fig. 4. Invertere l82, 184-og l86 er koblet til inngangslinjene 120, 122 og 124." 'NAND" porten 188 havert første'inngangsklemme" koblet til linjen 120, en annen inngangsklemme 'koblet til utgangsklemmen for inverteren 184 og en tredje inngangsklemme koblet til utgangsklemmen for inverteren l86. NAND porten 188 vil derfor frembringe et logisk nivå "0"'utgangssignal hver gang et "hvitt" signal er tilstede på linjen 120 og "grønt" og "svart" signaler, ikke er tilstede på linjene 122 og 124- Inverteren 190 inverterer signalet fra NAND porten l88 og inverteren 190 frembringer derfor et logisk nivå "1" utgangssignal når et "hvitt" signal er tilstede på linjen 120 og "grønt" og "svart" signaler ikke er tilstede på linjene 122 og 124.

På lignende måte bevirker NAND porten 192 pg inverteren 194 at et logisk nivå "1" utgangssignal blir frembragt av inverteren 194 nar et "grønt" signal er tilstede på linjen 122, og "svart" og "hvitt" signaler er tilstede på linjen 124 og "hvitt" og "grønt" signaler ikke er tilstede på linjene 120 og 122.

NAND porten':200 har en' første"inngangsklemme koblet til utgangsklemmen for inverteren 190 pg.en annen inngangsklemme koblet til utgangsklemmen' på inverteren 267 på fig. 6B for å motta et "sending-blokkert" . signal. f ra. inverteren 267,. "Sending blokkert" signalet hindrer lagringen av en ny data i. lagringsseksjonen 130. på fig.- 4 i .tilfelle av at" data.-av. en tidligere .avfølt seddel og som er lagret i lagringsseksjonen I.30, ikke enda-, er -tilført dataanvendelsesanordningen- .114 på' fig." 2y og det forsinker også-den første innføring av en^ny data bit i en .bestemt, tid, f..eks.,100 mikrosekun^ der", 'inntil'-opptre'dende overførings-overgangssi-gnale.r er forsvunnet..

Utgangsklemmen for NAND porten 200 er koblet til C,

eller ubetinget" klar inngangsklemme for-.flip-floppen.205 som er representativ for alle de vanlige; f lip-f lopper- som -anvendes i identifikasjonssystemet . Sannhets-ta-bellen. for flip-floppen 205 og de andre f lip-f lofjper som anvendes- i .det ^beskrevne identifikasjons-system er vist nedenfor:-

(hvor n representerer den tid som er definert av inngangspulser ved en tidsinngangsklemme T, og den kan anta verdiene 0, 1, 2, 3>>,, osv. ) ,

De signaler som opptrer på J og K inngangsklemmene for . en flip-flop, fastlegger tilstanden for flip-floppen ifølge den definerte sannhetstabell. Når C'en eller ubetinget inngang klemmen for en flip-flop er ved et logisk nivå "0", blir flip-floppen ubetinget klarert. Når P'en eller forutinnstilt inngangsklemme er ved et logisk nivå "0", blir flip-floppen ubetinget innstilt.

Flip-floppen 205 vil bli drevet til en ubetinget klareringstilstand hvori dens Q utgangsklemme er ved et logisk nivå "0",og dens Q utgangsklemme er ved et logisk nivå "1" når utgangen av NAND porten 200 er ved et logisk nivå "0'". Utgangsklemmene for NAND portene 202 og 204 er koblet til C inngangsklemmen for flip-floppene 206 og 207. Tidsinngangsklemmen T for flip-floppene 205, 206 og 207 er koblet for å motta "hvit tilbakestilling","grønn tilbakestilling" og "svart tilbakestilling" signaler, fra henholds-vis NAND portene 246, 252 og 256. Når "sending blokkert" signalet fra inverteren 267 er ved et logisk nivå "1", driver det utgangsklemmen for NAND porten 200 til et logisk nivå "0" hvis et logisk nivå "1" signal også er tilstede på utgangsklemmen for inverteren I90. Når "sending blokkert" signalet går til det logiske nivå "0", kan NAND portene 200, 202 og 204 ikke lengre skaffe et logisk nivå "0" klar signal til flip-floppene 205, 206 og 207.

K inngangsklemmen for flip-floppen 205 er ved et logisk nivå "0", da den er forbundet med jordpotensial. J inngangsklemmen for flip-floppen 205 er ikke forbundet, hvilket .svarer til plasse-ring av et konstant logisk nivå "1" signal på den. Derfor blir når

et logisk nivå "1" "hvit tilbakestilling" signal forekommer på tidsinngangsklemmen og et logisk nivå "1" signal samtidig opptrer på C

inngangsklemmen, flip-floppen 205 drevet inn i en innstilt tilstand.

Q utgangsklemmen for flip-floppen 205 som er koblet' til -J inngangsklemmen for en flip-flop 212, er ved en klar tilstand, og den er ved et logisk nivå "0" når flip-floppen 205 er i en innstilt tilstand. Signalet på Q utgangsklemmen for flip-floppen 205 er betegnet som "hvit låse" signalet.

Til å begynne med, altså før en hvit stang er blitt passert av sonden 62, blir et logisk nivå "0" signal tilført J inngangsklemmen for flip-floppen 210 av Q utgangsklemmen for flip-floppen 205, og flip-floppen 210 drives inn i en klar tilstand når et logisk nivå "1" "tids 1" signal samtidig tilføres dens tids inngangsklemme, da K inngangsklemmen for flip-floppen 205 er drevet til en klar tilstand av NAND porten 200, dens Q utgangsklemme tilfører et logisk nivå "1" signal til J inngangsklemmen for flip-floppen 210 og hvis et logisk nivå "1" "tids 1" signal samtidig tilføres tidsinhgangsklemmen for flip-floppen 210,-vil flip-floppen 210 bli drevet inn i en innstilt tilstand. Når flip-floppen 210 er i en innstilt tilstand, er Q utgangsklemmen for flip-floppen 210 ved et logisk niv.å "1", og Q utgangsklemmen for flip-floppen 210 er ved et logisk nivå "0".' Signalet'på Q utgangsklemmen for flip-floppen 210 er betegnet som et "hvitt puls" signal og signalet på Q utgangsklemmen for flip-floppen 210 er betegnet som et "hvitt puls" signal.

Når flip-floppen 205 er drevet inn i klartilstånden av NAND' porten 200, blir et logisk nivå "1" signal også koblet til C inngangsklemmen for flip-floppen 212. J inngangsklemmen for flip-floppen 212 som er koblet til Q utgangsklemmen for flip-floppen 210, er ved et logisk nivå "1" når flip-floppen 210 er i en innstilt tilstand. Da flip-floppen 212 til å begynne med var drevet inn' i en' klar tilstand av det opprinnelige logiske nivå "O" utgangssignal'på Q utgangsklemmen for flip-floppen 205, er Q utgangsklemmen for flip-floppen 212, som er koblet til sin K' inngangsklemme, til å begynne med ved et logisk nivå "1". Opptreden av et logisk nivå "1" "tid'1" signal på tidsinngangsklemmén for flip-floppen' 212 vil derfor drive flip-floppen 212 inn ' i en innstilt tilstand. Når flip-floppen 212

■er i en innstilt tilstand, er dens Q utgangsklemme for flip-floppen 212 som er koblet til dens K inngangsklemme, til å begynne med ved et logisk nivå "1". ' Opptreden av et logisk nivå ""1" "tids' 1" signal på tidsinngangsklemmén"" f or flip-floppen 212 vil derfor drive'flip-floppen 212 inn i en innstilt tilstand. Når flip-floppen 212'er i en innstilt tilstand, er dens "Q utgangsklemme som 'er koblet til C

inngangsklemmen for flip-floppen 210, ved et logisk nivå "0" og flip-floppen 210 drives tilbake til klar tilstand. Når flip-floppen 205 mottar et logisk nivå "1" "hvit tilbakestilling" signal på sin tidsinngangsklemme, drives .den tilbake til en innstilt tilstand, og de opprinnelige tilstander blir gjenopprettet.

Når en grønn stang blir passert av avfølingssonden funksjonerer flip-floppene 206, 214 og 216 på en måte som er identisk med den måte som flip-floppene 205, 210 og 212 funksjonerer når en hvit stang blir passert av avfølingssonden 62. Når en svart stang blir passert av avfølingssonden 62, funksjonerer flip-floppene 207, .210 og 220 på en måte som er identisk med den som flip-floppene 205, 210 og 212 funksjonerer på, når en hvit stang passeres av avfølings-sonden 62.

NAND portene 222 til 228 på fig. 6B mottar de riktige farge låse og farge puls signaler fra flip-floppene 205 til 220. For eksempel mottar NAND porten 222 et "grønt puls" signal fra Q utgangsklemmen for flip-floppen 214; og den mottar også et "svart puls" signal fra Q utgangsklemmen for flip-floppen 2l8. Et logisk nivå "1" utgangssignal fra NAND porten 222 angir derfor at enten et "grønt puls" signal eller et "svart puls" signal blir frembragt. På lignende måte frembringer NAND porten 224 et logisk nivå "1" utgangssignal hver gang et "hvitt puls" signal eller et "svart puls" signal frembringes, og NAND porten 226 frembringer et logisk nivå "1" utgangssignal hver gang et "hvit puls" eller et "grønn puls" signal frembringes.

Utgangssignalene fra NAND portene 222, 224 og 226 tilføres NAND portene 240, 250 og 254 for å utvikle "hvit tilbakestilling" og "svart tilbakestilling" signaler. Utgangsklemmen for NAND porten 222 er koblet til en første inngangsklemme for NAND porten 240, utgangsklemmen for NAND porten 224 er koblet til en første inngangsklemme til NAND porten 250 og utgangsklemmen for NAND porten 226 er koblet til en første inngangsklemme til NAND porten 254. Hver av NAND portene 2^ 0, 250 og 254 mottar også "sendingen gyldig" signalet på klemmen 602 fra styreseksjonen 142 på fig. 4-"Sendingen gyldig " signalet er på et logisk nivå "1" hver gang videosignaler blir sendt fra videobehandlingsseks jonen 115 på fig. 4 til dekodingsseksjonen 126 på fig. 4-

I den tid da signalene blir sendt fra videobehandlingsseks jonen 115 til dekodingsseksjonen 126, frembringer NAND porten 240 et logisk nivå "0" utgangssignal, hver gang et "grønn puls" signal eller et "svart puls".signal frembringes. NAND porten 242

har en første inngangsklemme 604 koblet til tidsstyreanordningen for å motta "blokk 1" signalet og en annen inngangsklemme 6o6 koblet for å motta "sendingen gyldig" signalet. NAND porten 242 vil derfor frembringe et logisk nivå "1" utgangssignal hver gang informasjon sendes fra videobehandlingsseksjonen 115 til dekodingsseksjonen 126, "sending gyldig" signalet er ved et logisk nivå "0" på dette tidspunkt . Når imidlertid informasjon ikke sendes fra videobehandlingsseks jonen 115 til dekodingsseksjonen 126, frembringer NAND porten 242 et logisk nivå "0" utgangssignal ved opptreden av et logisk "1" "tid 1" signal.

Den første inngangsklemme for NAND porten 246 er koblet til en utgangsklemme for NAND porten 240, og en annen inngangsklemme for NAND porten 246 er koblet til utgangsklemmen for NAND porten 242. NAND porten 242 bevirker derfor at NAND portene"246, 252 og 256 .genererer tilbakestillingssignaler til flip-floppene 210 til 220 når sonden 62 er gått over hele seddelen inklusive en farget del av enden av seddelen og som er minst fire ganger så' bred som den siste fargede stang på seddelen.

På lignende måte frembringer NAND porten 252 et logisk nivå "1" "grønt tilbakestilling" signal hver gang et "hvit puls" eller et "svart puls" logisk nivå signal frembringes og "sending gyldig" signal er ved et logisk nivå '"1".

Hvis flip-floppen 205 er blitt drevet til en klar tilstand ved tilstedeværelsen av et "hvitt" signal på linjen 210,

vil flip-floppen 205 forbli i en klar tilstand inntil et "grønn puls" signal eller et "svart puls" signal frembringes og NAND porten 246 frembringer et logisk nivå "1" "hvitt nivå" signal. Når det logiske nivå "1" "hvit tilbakestilling" signal tilføres tidsinngangsklemmen for flip-floppen 205, blir flip-floppen 205 drevet tilbake til en innstilt tilstand hvis et logisk nivå "1" signal samtidig til-føres dens G inngangsklemme av NAND porten 200.

NAND portene 228 til 238 er koblet til flip-floppene 205 til 220 for å motta de forskjellige fargede lås og farge puls-signaler som frembringes av 'disse flip-flopper. NAND porten 228 får "grønn lås" og "svart puls" signaler koblet .til sine inngangsklemmer, og HAND.porten 228 frembringer derfor et logisk nivå "0" når "grønn lås" og "svart puls"- signaler samtidig er på et logisk nivå "1" "hvit lås", og "grønn puls" signaler kobles til inngangsklemmene for. NAND porten 230 og "svart lås" og "hvit puls" signaler kobles til inngangsklemmene for NAND porten 232. Logisk nivå "0" utgangspulser blir derfor frembragt av NAND portene 228, 230 og 232 hver gang deres respektive innganger samtidig er på et logisk nivå "l". Utgangsklemmen for NAND portene 228, 230 og .232 tilføres inngangen til NAND porten- 258, og utgangsklemmen for NAND porten 258 blir derfor på et logisk nivå "1" hver gang utgangsklemmen for en hvilken som helst av NAND portene 228, 23O eller 232 er på et logisk nivå "0". Inngangsklemmen til NAND porten 260 kobles til utgangsklemmen for NAND porten 258, og den inverterer det signal som det mottar fra NAND porten 258.

Når sonden 62 går over den datakodede seddel 20, frembringer opptreden av en grønn stang et logisk nivå "1" "grønn lås" signal, og hvis den deretter møter en svart stang, blir derpå et logisk nivå "1" "svart puls" signal frembragt, hvilket betyr at en "0" bit er blitt detektert. Når en "0" bit er detektert, får utgangen av inverteren 260 et logisk nivå "0". NAND portene 234> 236 og 238 har sine utganger koblet til inngangsklemmen for NAND porten 262 som har sin utgangsklemme koblet til inngangsklemmen for inverteren 264. "Hvit lås" og "svart puls" signaler er koblet til inngangsklemmen for NAND porten 236, og "grønn lås" og "hvit puls" signaler kobles til inngangsklemmene for NAND porten 238. Utgangsklemmen for inverteren 264 vil derfor være ved et logisk nivå "1" når en "0" bit er blitt detektert. Omvendt vil utgangsklemmen for inverteren 260 være ved et logisk nivå "1" og utgangsklemmen for inverteren 264 være ved et logisk nivå "0" når en "1" bit er blitt detektert.

NAND portene 266 og 268 er krysskoblet for å danne en NAND låsekrets, og når derfor et "1" bit signal er blitt detektert vil et logisk nivå "1" utgangssignal for inverteren 260 og det logiske nivå "0" utgangssignal fra inverteren 264 drive NAND porten 266 til en "0" tilstand og NAND porten 268 til en "1" tilstand. Når NAND porten 268 er i en "1" tilstand, opptrer et logisk nivå "1" "data linje" signal på dens utgangsklemme 608. På den annen side driver, når en "0" bit er blitt detektert, det logiske nivå "I" utgangssignal inverteren 264 dg et logisk nivå "0" utgangssignal fra inverteren 260, NAND porten 266 til en "1" tilstand og NAND porten 268 til en "0" tilstand, og et logisk nivå "0""data linje" signal vil opptre på utgangsklemmen 608 for NAND porten 268 i dette tilfelle. Utgangsklemmene for inverterne 260'og 264 er også koblet til inngangsklemmene for NAND porten 270, hvis utgangsklemmer er koblet til inngangsklemmen for inverteren 272. Hver gangen "1" eller en "0" bit er blitt detektert, vil utgangsklemmen for NAND porten 270 være på et logisk nivå "1" og utgangsklemmen for'inverteren 272 ved et logisk nivå "0". Hvis det hverken er blitt detektert en "1" eller en "0" bit, vil utgangsklemmene for inverterne 260 og 264 begge være ved et logisk nivå "1". Utgangssignalet fra inverteren 272 er kalt "data puls" signal, og det opptrer ved en klemme 610.

NAND portene 274 og 276 er krysskoblet' for å danne en NAND port lås, og utgangssignalet fra NAND porten 274 °g som opptrer ved en klemme 612, kalles "data gyldig" signal, mens utgangssignalet fra NAND porten 276 som 'opptrer ved klemmen 614, kalles "data gyldig" signalet. 'Når utgangsklemmen for inverteren 272 er ved et logisk nivå "0", blir NAND porten 274 drevet til en "1" tilstand og NAND porten 276 drevet til en "0" tilstand, hvis "tilbakestill data gyldig" signalet på en klemme 6l6 fra inngangsregisterseksjonen 128 på fig. 4 samtidig er ved et logisk nivå "1". "Tilbakestill data gyldig" signalet på klemmen 6l6 kan på visse betingelser bare gå til et logisk nivå "0" når "tid 1" signalet er ved et logisk nivå "1"

og er til andre tider på et logisk nivå "1".

Utgangsklemmen for inverteren J08 er koblet til en inngangsklemme for NAND porten 26l som er krysskoblet med NAND porten 263 for å danne en NAND port låsekrets. NAND porten 229 mottar "hvit puls", "grønn puls" og "svart puls" signalene på sine inngangsklemmer og betyr et logisk "1".utgangssignal fra NAND porten, hvilket signal opptrer ved klemmen 6l8, et "farge puls" signal. Det' fjerde trinn for telleren 310' på fig. 8 frembringer et "forsinket tilbakestillings" signal som opptrer ved klemmen 629, og dette signal kobles' til inngangsklemmen for NAND porten 263. Hver gang utgangen av NAND porten 229 er veo^ et logisk nivå "1" og "tid 1" signal på klemmen 623 samtidig er ved logisk nivå "1", frembringes "tilbakestill 310" signal på en leder 621 ved hjelp av NAND porten 306 på fig. 8 for å tilbakestille telleren 310.' Ved opptre-' den av et logisk nivå "1" "farge puls" signal, blir NAND 'porten 26l ' drevet til en "1" tilstand og NAND porten 263 blir drevet til en "'0"' tilstand, da "forsinket tilbakestill" signaler og klemmen 620 på dette tidspunkt er ved et logisk nivå "1".

Telleren J10 på fig. 8 øker en gang hver gang NAND

porten 320 tilfører et logisk nivå "1" "øknings puls" til øknings inngangsklemmen for telleren 310. Et logisk nivå "0" "forsinkelse tilbakestilt" signal ved en klemme 622 vil derfor opptre etter at "tilbakestilling 310" signalet er gått, til et logisk nivå "1". Det kan f.eks. inntreffe 100 /usek. etter at "tilbakestilling 311/» signalet på ledningen 621 er vendt tilbake til et logisk nivå "1". Når.

"farge puls" signalet som er frembragt av porten 229, er ved et logisk nivå "1", er utgangsklemmen for inverteren 308 ved et logisk nivå "0", og hvis "forsinket tilbakestilling" signalet ved klemmen 620 også er ved et logisk nivå "1", vil NAND porten 263 bli drevet til en "0" tilstand og NAND porten 263 vil bli drevet til en "1" tilstand.

Utgangsklemmen for NAND porten 263 er kollet til en første inngangsklemme for NAND porten 265, og en annen inngangsklemme for NAND porten 265 er koblet til styreseksjonen 142 på fig.

4, for å motta "sending gyldig"signalet ved en klemme 624. Når begge inngangssignalene til NAND porten 265 samtidig er ved et logisk nivå "1", er utgangsklemmen for NAND porten 265 ved et logisk nivå "0", og det logiske nivå "1" "sending blokkert" signal som er frembragt av inverteren 267/ blir koblet til inngangsklemmen for NAND portene 200, 202 og 204 på fig.- 6A. Forsinkelsen av "sending blokkert" signalet som er frembragt av "forsinket tilbakestilling"

på klemmen 620, sikrer at overgangsstøysignaler ikke påvirker identifikasjonssystemet når en ny informasjonsbit detekteres. Inngangsregister seksjonen, fig. 7.

En NAND port 278 i inngangsregisterseksjonen på fig. 7 har en første inngangsklemme 63O koblet til utgangsklemmen 6l2 for NAND porten 274 på fig. 6B for å motta "data gyldig" signalet fra

NAND porten 274 > NAND porten 278 har en annen-inngangsklemme 632 koblet til tidsanordningen for å motta "tid 1" signalet. "Blokkering prøve" signalet fra lagrings-inngangssynkroniseringsseksjonen 136 på fig. 4 er koblet til en tredje inngangsklemme 634 til NAND porten 278. "Blokkerings prøve" signalet hindrer ny data fra å bli innført i inngangsregisteret 280 ved den tid denne data blir skjøvet fra inngangsregisteret 280 inn i lagringsseksjonen 130 .på fig. 4>

Når således "tid 1" signalet ved klemmen 632 er på et logisk nivå

"1" og "data gyldig" signalet på klemmen 63O er ved et logisk nivå "12", er utgangssignalet fra NAND porten 278, hvilket signal er

betegnet- "data prøve" signalet og dette opptrer ved en utgangsklemme 636, på et:-logisk nivå "0" hvis "blokkert prøve" signalet på klemmen " 634 også er ved et logisk nivå "1".

En NAND port 290 har en første inngangsklemme 638 koblet til tidsanordningen for å motta "tid 3" signalet,: og en annen inngangsklemme 64O koblet til lagrings-inngangs-synkroniserings-seksj.onen 136 for å motta "hurtig skyve lås" signalet. "Hurtig skyve lås" signalet forblir på et logisk nivå' "1" i en periode som fastlegges av antallet bits som er lagret i inngangsregisteret 280 og som skal overføres til lagringsseksjonen 130 på fig. 4» Hver gang et logisk nivå "1" "tid 3" signal opptrer når "hurtig'skyve lås'" signalet også. er ved et logisk nivå "1"," blir ét logisk nivå

"0" utgangssignal frembragt av NAND porten 29O.

Utgangsklemmen for NAND portene' 278 'og' 29O er koblet til inngangsklemmen ■for, NAND porten 292 og derfor blir. et logisk nivå "1" "skyve A" signal frembragt av NAND porten '292 når en av NAND portene 278 eller 29O er ved et logisk nivå' "0". Utgangsklemmen for NAND porten 292 kobles til skyve inngangsklemmen for inngangsregisteret 280 som er et vanlig skyveregister. Hver gang NAND porten 292 frembringer et logisk nivå "1" "skyve A" utgangssignal, blir data som er lagret i inngangsregisteret 280, skjøvet en lagringsplass mot utgangstrinnet i registeret. "Skyve A" signalet opptrer også ved en utgangsklemme 642.

NAND portene 284 og 286 er krysskoblet for'å danne en NAND port låsekrets. En NAND port 282 som har sin utgangsklemme koblet til inngangsklemmen for NAND porten 284, har en -første 'inn---gangsklemme' 644 koblet til tidsanordningen ;for' å motta "tid 1" signalet og en annen inngangsklemme■646 koblet til klemmen 614 på fig. 6B for å motta "data gyldig" signalet. Utgangsklemmen for' NAND porten 282 er bare derfor ved et logisk nivå "0" når "tid 1" signalet og "data gyldig" signalet samtidig er ved et logisk nivå "1".

"Data gyldig" signalet som er koblet til inngangsklemmen 63O for NAND porten 278, er ved et logisk nivå "0" når "data : gyldig" signalet som ér koblet til NAND porten 282,er ved et logisk nivå "1", og derfor vil utgangsklemmen for NAND porten '278 være ved et logisk nivå "1". NAND porten 286 vil bli drevet til en "0" tilstand og NAND porten 284 vil bli drevet til en "1" tilstand når utgangsklemmen for NAND'porten 282- samtidig er ved et logisk nivå "0".

Når "data gyldig" signalet på inngangsklemmen 646 for NAND porten 282 er ved et logisk nivå "0", er "data gyldig" signalet på inngangsklemmen 63O for NAND porten 278 ved et logisk nivå- "1".

Hvis derfor utgangen av NAND porten 282 er ved et logisk nivå "1" og utgangen av NAND porten 278 er ved et logisk nivå "0", så blir NAND porten 284 drevet til en "0" tilstand og NAND porten 286 drevet til en "1" tilstand og frembringer et logisk nivå "1" signal på utgangsklemmen for NAND porten 286. En NAND port 288 har en første inngangsklemme koblet til utgangsklemmen for NAND porten 286 og en annen inngangsklemme 648 koblet til tidsanordningen for å motta "tid 1'" signalet. Hvis "tid 1" signalet er ved et logisk nivå "1" når utgangen av NAND porten 286 samtidig er ved et logisk nivå "1", vil "tilbakestill data gyldig" signalet på -utgangsklemmen 65O for NAND porten 288 være ved et logisk nivå "0-". "Tilbakestill data gyldig" signalet kobles til inngangsklemmen 6l6 for NAND porten 276 på fig. 6B.

En NAND port 294 har en første inngangsklemme koblet

til utgangsklemmen 608 for NAND porten 268 på fig. 6B, og det frembringer "data linje" signalet, og en annen inngangsklemme koblet til lagrings-inngangs-synkroniseringsseksjonen 136 på fig. 4 f°r å motta "blokker prøve" signalet. NAND porten 294 frembringer derfor et logisk nivå "0" utgangssignal hver gang "blokker prøve" og "data linje" signalet samtidig er ved et logisk nivå "1".. Utgangsklemmen "for NAND porten 294 er koblet til en første inngangsklemme for en NAND port 296, og når derfor et logisk nivå "0" signal opptrer på utgangsklemmen for NAND porten 294» frembringer T\fAND porten 296 et logisk nivå "1" "data" signal på en ledning 656. Utgangen av NAND porten 296 er koblet til inngangen av det første flip-flop-trinn for inngangsregisteret 280. En inverter 204 som er koblet til utgangsklemmen for NAND porten 296, leverer et logisk nivå "0" "data" signal på en ledning 658 til inngangsklemmen for. det første flip-flop-trinn i inngangsregisteret 28O på dette tidspunkt hvis "data" signalet på ledningen 656 er ved et logisk nivå "1". Inngangsregisteret 280 er et vanlig skyveregister, og hver gang et logisk nivå "1" "skyve A" signal tilføres dens skyve inngangsklemme av NAND porten 292, innføres en ny databit i inngangsregisteret 280 og data som allerede er lagret i registeret skyves.en plass mot utgangstrinnet av registeret.

Utgangsklemmen for en NAND port 300 er også koblet til.

en inngangsklemme for NAND porten 296. En inngangsklemme 660 til NAND porten J00 er koblet til utgangsklemmen for det siste flip-flop-trinn i inngangsregisteret 280 for å motta "data ut" signalet og den annen inngangsklemme 662 for NAND porten 300 mottar "blokkering prøve" signalet fra lagrings-inrigangs-synkroniseringsseksjonen 136 på fig. 4- NAND porten 300 frembringer derfor et logisk nivå "0" utgangssignal hver gang "blokkering prøve" signalet er ved et logisk nivå "1" og "data gyldig" signalet samtidig er ved et logisk nivå "1", og data" lagret i inngangsregisteret 280 blir resirkulert i registeret hver gang "blokker prøve" signalet er ved et logisk nivå • rn t.. ' Slutt på seddel detekteringsseksjonen, fig. - 8.

NAND. porten 306 på fig. 8 leverer "tilbakestilling ■ 310" ■• signalet på ledningen £21 til■tilbakestillings inngangsklemmen på telleren 310 for å tilbakestille telleren 3±0, slik som beskrevet tidligere. En NAND port 312 har en første inngangsklemme koblet til en klemme 67O som er koblet til utgangsklemmen 6l8 på NAND porten 229 (fig. 6B) for å motta "farge puls" signalet, og en annen inngangsklemme 672 koblet til tidsanordningen for.å. motta "tid 3" signalet. Utgangsklemmen for NAND porten. 312 er koblet til inngangsklemmen for .en inverter 314 og utgangssignalet på en ledning 674 fra inverteren 314> hvilket signal er betegnet "overførings" signalet, tilføres en første inngangsklemme for hver av NAND portene 316. En. annen inngangsklemme for hver av NAND portene Jl6 er koblet til utgangsklemmen for et trinn i telleren J10. Hver av inngangsklemmene for NAND portene Jl6 er koblet til inngangen .til et .trinn, i telleren 318 NAND portene Jl6 overfører det logisk inverse av..-innholdene i den .åtte bits teller 310 til en åtte bits teller 318 hver gang utgangen av NAND porten 132 er .ved et logisk nivå "0|T.

En .NAND port 320:er koblet til tidsanordningen for å. motta et "tid 5" signal .fra.tidsanordningen.på en første inngangsklemme ."676. "Tid 5" signalet har. en. pulsrepetis jonshastighet som er-mindre enn pulsrepetisjonshastigheten for .'!tid 1" <p>g "tid-3" signalene. Pulsrepetisjonshastigheten for "tid 5" signalet kan- f.eks. typisk være :en fjerdedel av repetisjonshastigheten for "tid 1" og "tid-3" signalene. Den. annen inngang, til NAND porten 320,.er koblet... for å motta "overføring. gyldig" .signalet som genereres i s.tyresek-sjonen 142, fig. 4, og som tilføres en klemme 0I8.. Utgangsklemmen for : I AUD porten 320 , ,er ved ..et,, logisk, nivå "0".når "sending gyldig" signalet ved klemmen 678 og "tid 5" signalene ved klemmen 676 samtidig er ved et logisk nivå "1". Utgangsklemmen for NAND porten 320 er koblet til øknings inngangsklemmen for telleren JiO, og denne er slik konstruert at et logisk nivå '"0" på denne klemme bevirker at telleren J10 øker sin telling med "en".

En NAND port 322 er koblet til tidsanordningen for å motta et "tid 6" signal på en første inngangsklemme 680 og til styreseksjonen 142 for å motta "sending gyldig" signalet på 'en annen inngangsklemme som er forbundet med klemmen678. Pulsrepetisjonshastigheten for "tid 6" signalet er mindre enn pulsrepetisjonshastigheten for "tid 5" signalet. Pulsrepetisjonshastigheten for "tid 6" signalet er f.eks. typisk.en fjerdedel av pulsrepetisjonshastigheten for "tid 5" signalet. "Tid 2" og "tid 4" signalene som kreves for metalloksyd halvleder lagringsregisteret 134, og "tid 5" og "tid 6" signalene avledes fra "tid I" og "tid 3" hoved-tidssig-' nalene på vanlig måte. Utgangsklemmen for NAND porten 322 er koblet til øknings inngangsklemmen for telleren Jl8, og denne er slik laget' at et logisk nivå "0" på denne øknings inngangsklemme bevirker at telleren JlQ øker sin telling med "en".

Telleren 310 øker sin telling med en hver gang den mottar et logisk nivå "0" signal.fra NAND porten 322. Da fire "tid 5" pulser opptrer for hver "tid 6" puls som opptrer, øker telleren 318 sin telling med en fjerdedel av den hastighet som telleren 310 øker sin telling med. Hvis telleren 318 når en tilstand hvori alle tellerens trinn er i "1" tilstand før ny informasjon overføres fra. telleren 310 til telleren J18, frembringer en NAND port 324 som er koblet til utgangene av alle trinnene,i telleren 3l8, et logisk, nivå "0" signal. Et logisk.nivå "0".utgangssignal fra NAND porten 324 angir at sonden 62 har gått over,en farget del av seddelen 20, og denne, del. er minst fire ganger så bred som bredden av den siste foranstående fargede stang...Utgangsklemmen for NAND porten 324 er koblet til inngangsklemmen for inverteren 325•

Det er fastlagt at når håndstyrt sonder 62 sveipes

over, den, datakodede seddel. 20, blir data normalt mottatt med en hastighet, som ikke er lavere enn fein millisekunder pr. bit hvis

operatøren er øvet i å bevege sonden med en tilnærmet jevn hastighet. "Tid 5" signalet som leveres til NAND porten 320, har en pulsrepetis jonshastighet slik at "allé trinnéné"i""telleren"" 310 vil '"være" i" en "1" tilstand syv" millisekunder' etter at telleren ) 10 er blitt

tilbakestilt av "tilbakestilling 310" .signalet. Hvis derfor en ny databit ikke er blitt mottatt under denne syv millisekunders periode, vil et logisk nivå "0" signal opptre på utgangsklemmen for"NAND porten 3H som er koblet til utgangene av alle trinnene i telleren 310. Utgangsklemmen for NAND porten 3H er koblet til inngangsklemmen for en inverter 313 som frembringer "slutt på sendingen" signalet på sin utgangsklemme 682.

En første inngangsklemme for en NAND port 326 er koblet til utgangsklemmen på en inverter 325, °g en annen inngangsklemme på NAND porten 326 er koblet'til Q utgangsklemmen 684 for en flip-flop' 328 som frembringer en "åpning etter første farge" signal på klemmen 684. Flip-flop 328 har sin første K inngangsklemme koblet til jordpotensial og sin J inngangsklemme uforbundet. Tids inngangsklemmen for flip-flop 328 er koblet til en klemme "686'for å motta "data puls" signalet fra klemmen 6l0 på fig. 6B. "Sending gyldig" signalet fra styreseksjonen 142 på fig. 4 er koblet til klemmen 688 som er forbundet med G'en eller ubundet klar inngangsklemme for flip-floppen 328.

Når "sending gyldig" signalet på klemmen 688 er ved et logisk nivå "0", er flip-floppen 328 i en klar tilstand, og dens Q utgangsklemme er ved et logisk nivå "0". Når "sending gyldig" signalet på klemmen 688 er ved et logisk nivå '"1", driver det første logiske nivå "1" "data puls" signalet som er mottatt over klemmén 686 på tids inngangsklemmen for flip-floppen 328, flip-floppen 328 til en innstilt tilstand og Q utgangsklemmen for flip-floppen 328 er da ved et logisk nivå "1". Hvis utgangsklemmen for inverteren 325 samtidig er ved et logisk nivå "1", vil utgangsklemmen for NAND porten 326 være ved et logisk nivå "0". Hvis "slutt på seddel tilbakestill" signalet som er mottatt på klemmen'69O fra styreseksjonen 142 på fig.. 4, er på et logisk nivå "1" når utgangsklemmen for NAND porten 326 samtidig er véd et logisk nivå "0"', vil en NAND port 330 drives til en "1" tilstand, NAND porten 332 vil bli drevet til en "0" tilstand, og et logisk nivå "1" "slutt på seddel" signal vil bli frembragt "på utgangsklemmen 692 for NAND porten 330° Genereringen av "slutt på seddelen tilbakestill" signalet vil bli diskutert mere i detalj senere.

Lagrings inngangs- synkroniseringsseksjon, fig, 9 bg 12.

En NAND port 334 i lagrings inngangs-synkroniserings-seks jonen på fig. 9 mottar "sending gyldig" signalet fra styreseksjonen 142 på fig. 5 på en første inngangsklemme " JOO og "program teller tilbakestill" signal fra inverteren 337 på fig. 10 på en annen inngangsklemme 702. Utgangsklemmen for NAND porten 334 er koblet til inngangsklemmen for en inverter 336. Utgangsklemmen for inverteren 33^ er koblet til en første inngangsklemme til en NAND port 33^ som er krysskoblet med en NAND port 340 for å danne en NAND port låsekrets, og den er også koblet til en tilbakestillings inngangsklemme for en A-teller 352. Utgangen av NAND porten 340 er kalt "data skyving" signalet og det opptrer ved en utgangsklemme 706, og utgangen av NAND porten 33^ er kalt "data skyving" signalet, og det opptrer på en utgangsklemme 708. A-telleren 352 blir tilbakestilt når utgangssignalet fra inverteren 33°" er et logisk nivå "0" "tilbakestill A" signal som opptrer enten når "program teller tilbakestill" signalet ved klemmen 702 er ved et logisk nivå "0" eller når "sending gyldig" signalet ved klemmen 700 er ved et logisk nivå "0".

Utgangsklemmen for NAND porten 340 er koblet til en første inngangsklemme for en NAND port 342 som også er koblet til tidsanordningen for å motta "tid 3" signalet på en annen inngangsklemme 704- Utgangsklemmen for NAND porten 342 er koblet til inngangsklemmen for en inverter 344 °g frembringer derfor, når "data skyve" signalet fra NAND porten 340 er ved et logisk nivå "1" og et logisk nivå "1" "tid 3" signal også opptrer,

på klemmen 704 et logisk nivå "0" utgangssignal som-inverteres av inverteren 344 f°r å. frembringe et logisk nivå "1" "data skyve puls" utgangssignal som tilføres en utgangsklemme 710 forbundet med skyve inngangsklemmen for hjelpelagringsregisteret 132 på fig. 11.

En NAND port 34& har en første inngangsklemme 712 koblet til tidsanordningen for å motta "tid 1" signalet, en annen inngangsklemme 714 koblet for å motta "blokker prøve" signalet fra. NAND porten 350 på fig. 10, og en tredje inngangsklemme " JlG koblet for å motta "A-8" signalet fra dekodingskretsene 354 som er koblet til A-telleren 352. A -telleren 352 er en fire-bits teller og teller antallet av "skyve A" signaler som er blitt frembragt av NAND porten 292 på fig. 7 når "data skyve" signalet er ved et logisk nivå "1". Dekodingskretsen 354 er en vanlig dekodingskrets som skaffer et logisk nivå "1" utgangssignal ved en klemme 724 hvis tellingen i A-telleren 352 når en telling på 8. Dette betyr at den første bit som innførtes i inngangsregisteret 280,er plassert i åttende trinn,

eller utgangstrinnet, av inngangsregisteret 280.

NAND porten 346 frembringer et logisk nivå "O" utgangssignal når et logisk nivå "1" "tid 1" signal, ét logisk nivå "1" "blokker prøve" signal og et logisk nivå "1" "A-8" signal opptrer samtidig. Når utgangsklemmen for inverteren 33°" er ved et logisk nivå "1", blir NAND porten 34O drevet til en "1" tilstand og*NAND porten 33^ drives til en "0" tilstand og frembringer derved et logisk nivå "1" "data skyve" signal på utgangsklemmen for NAND porten 340. Utgangsklemmen for NAND porten 33^ er koblet til en første inngangsklemme på NAND porten 35°" og en annen inngangsklemme 718 til NAND porten 35^ er koblet til klemmen 642 på fig. 7 f°r å motta "skyve A" signalet fra NAND porten 292. Når både "skyve A" og "data skyve" samtidig er ved et logisk nivå "1",' frembringer NAND porten 356 et logisk nivå "0" utgangssignal, og dette signal inverteres av inverteren 35^ for å frembringe et logisk nivå "1" "økning A" signal på en ledning 720 som er koblet til økning inngangsklemmen for A-telleren 352. A-telleren 352 er laget slik at hvert logisk nivå "1" "økning A" signal som mottas på dens øknings inngangsklemme, bevirker at Å-telleren 352 øker sin telling en gang. En vanlig dekodingskrets 36O dekoder A-telleren 352 og frembringer et logisk nivå "1" "A^O" utgangssignal på en klemme 724) hvis tellingen i A-telleren" 352 ikke er lik null. Dette betyr at inngangsregisteret 286 inneholder minst én databit. A-telleren 352 og (over en inngang 720) programtelleren 400 på fig- 13 er begge koblet til den vanlige sammenligningskrets 3^2 som frembringer et logisk nivå "sammenlign A-teller med programteller" signal på en klemme 726 hver gang tellingene i disse to tellere er like.

En NAND port 377 P^ fig. 10 har en første inngangsklemme 740 koblet til utgangsklemmen 726 for sammenligningskretsen 362, en annen inngangsklemme koblet til utgangsklemmen for en NAND port 350 f°r å motta "blokker prøve" signalet, en tredje inngangsklemme 742 koblet til programtelleren 400 på fig. 13 for å motta "program telling DEFG" signalet og en fjerde inngangsklemme 744 koblet til tidsanordningen for å motta "tid 1". signalet. Program-' telleren 400 på fig. 13 er en syvtrinns binær teller som kan telle til 128. De siste fire trinn i programtelleren 400 er betegnet DEFG trinnene, og '"program telling DEFG" signalet på klemmen 742 er et tidssignal som er ved et logisk nivå "1" hver gang tellingen i programtelleren 400 er i telling fra 120 til 127. NAND porten 377 frembringer derfor et logisk nivå "1" utgangssignal når tellingen i programtelleren /\. 00 og tellingen i A telleren 352 er like for å styre skyvingen av data inn i lagringsseksjonen 130 på fig. 4 til riktig tid i overensstemmelse med antallet databits som er lagret i inngangsregisteret 28O.

En NAND port 368 og en NAND port 37O på fig. 10 er krysskoblet for å danne en NAND port låse krets. En inngangsklemme til NAND porten J68 er koblet til utgangsklemmen for NAND porten 377. Når NAND porten 368 er i mettet tilstand og NAND porten 37O er i blokkert tilstand, blir det logiske nivå "0" "hurtig skyve lås" signal, som er frembragt på ledningen 74-6 av NAND porten 368, koblet til tilbakestillings inngangsklemmen for en tretrinns binær teller 378 som kan telle til "8". Inngangen til telleren 37$ er forbundet for å motta "tid 3" signalet over en inngangsklemme 754* Et logisk "0" signal på tilbakestillings inngangsklemmen for telleren 37^ vil tilbakestille telleren 37^. Utgangen av NAND porten 368 er også koblet til en første inngangsklemme 7.46" for NAND porten 36b En annen inngangsklemme 748 til NAND porten 366 er koblet til tidsanordningen for å motta "tid 3" signalet. Når derfor "hurtig skyve lås" signalet er ved et logisk nivå "0", er utgangen av NAND porten 366 ved et logisk nivå "1".

En flip-flop 38O har sin Q ut gangsklemme koblet til en første inngangsklemme for en NAND port 3^2, mens en annen inngangsklemme 75O for NAND porten 382 er koblet til styreseksjonen 142 for å motta "sending gyldig" signalet. Flip-floppen j80 har både sin J og sin K inngangsklemme uforbundet, og tidsinngangsklemmen er koblet til utgangstrinnet for telleren 378. Den betingelsesfrie eller C inngangsklemme for flip-floppen 38O er koblet over en klemme 752 for å motta "tid 1" signalet fra tidsanordningen, og derfor vil flip-floppen 38O forbli i en klar tilstand inntil "tid 1" signalet er på et logisk nivå "1" og det siste trinn i telleren 37^ er ved et logisk nivå "1". Når "hurtig skyve lås" signalet er ved et logisk nivå "0", blir telleren 37^ tilbakestilt. Q utgangsklemmen for flip-floppen 38O er ved et logisk nivå "1" når flip-floppen j80 er i en klar tilstand, og når "sending gyldig" signalet samtidig er ved et logisk nivå "1",- er utgangen av NAND porten 3^2 ved et logisk nivå "0", og utgangen av inverteren 3^4 er derfor ved et logisk nivå "1". Hvis utgangsklemmen for NAND porten 377 også er ved et -logisk nivå "0" på samme tid, vil NAND porten 37O bli drevet til en "0" tilstand, NAND portén 370 vil bli drevet til en "1" tilstand og "hurtig skyve lås" signalet vil gå over til et logisk nivå "1". Når "hurtig lås" signalet er ved et logisk nivå "1", bevirker "tid 3" signalet på klemmen 748 at NAND porten 366 frembringer et logisk nivå "0" utgangssignal hver gang et "tid 3" signal' mottas. Etter at åtte "tid 3" signaler er blitt mottatt over klemmen 754 av telleren 378, vil utgangstrinnet for telleren 378 være i en "1" tilstand, og flip-floppen 380 vil bli drevet til en innstilt tilstand. Dens Q klemme vil derfor gå til et logisk nivå "0" og bevirke at utgangsklemmen for inverteren 384 også går til et logisk nivå "0". Et logisk nivå "0" utgangssignal fra NAND porten 38? tilbakestiller telleren 374.

Utgangsklemmen for inverteren 3^4 er koblet til en NAND port 348 som er krysskoblet med'NAND porten 350 for å danne en NAND port låsekrets. Utgangen av NAND porten 350 kalles "blokkerings prøve" signalet, og opptrer ved en utgangsklemme 7^2, og utgangen av NAND porten 348 kalles "blokkering prøve" signalet, og det opptrer på en utgangsklemme 7°4 NAND porten 348 ér i en "0" tilstand, og NAND porten 350 er i en "1" tilstand når det logiske nivå "1" utgangssignal tilføres av inverteren 348 og et logisk nivå "0" utgangssignal tilføres av NAND porten 386. En NAND port 386 har en første inngangsklemme 75^ koblet til programtelleseksjonen for å motta "program telling 120" signalet, 6n annen inngangsklemme 758 koblet til tidsanordningen for å motta "tid 1" signalet, og en tredje inngangsklemme 7^0 koblet til klemmen 722 på dekodingskretsen 36O på figo 9 f°r å motta "A^0" signalet. Når derfor tellingen av programtelleren når 120, frembringer NAND porten 386 et logisk nivå" "0" utgangssignal ved "tid 1" tid hvis minst en databit er l'agret i inngangsregisteret 280. "Blokker prøve" signalet på klemmen 762 vil da gå over til et logisk nivå "1" hvis utgangsklemmen for inverteren 384 er ved et logisk nivå "1",

En første inngangsklemme 766 på NAND porten 3^4 er koblet til utgangsklemmen 636 for NAND porten 278 på fig. 7 £°r å motta "data prøve" signalet, og en annen inngangsklemme 768 på NAND porten 3^4 er koblet til klemmen 692 på fig. 8 for å motta "slutt på seddel" signalet. Utgangsklemmene på NAND pbrtene 3^4 °g 3^6 er koblet til inngangsklemmen for NAND porten 372, og derfor vil utgangsklemmen for NAND porten 372 være på et logisk nivå "1" hver gang utgangsklemmen'for enten NAND porten 3^4 eller NAND porten 366 er på et logisk nivå "0". Utgangsklemmen for NAND porten 372 er koblet til øknings inngangsklemmen for den tre trinns binære teller 374 Telleren 374 øker sin telling én gang hver gang et logisk nivå

"1" utgangssignal frembringes av NAND porten 372, hvis utgangsklem-

men av inverteren 384 også er på et logisk nivå "1" på dette tidspunkt .

cT utgjangskl emmen for en flip-flop 37b(fig.bB) er koblet til inngangsklemmen for en inverter 337~(Tig. 1U') som frembringer "programteller tilbakestill puls" utgangssignalet på en klemme 770- Både J og K inngangsklemmen for flip-floppen 276 er uforbundet og ubetinget klar, eller G inngangsklemmen er koblet til tidsanordningen for å

motta "tid 1" signalet over en klemme 772. Flip-floppen 276 forblir derfor i en klar tilstand til det siste trinn i telleren 374 er i en "1" tilstand. Når åtte tellinger i telleren 374 ©r fullført, er utgangstrinnet for telleren 374 i en "1" tilstand og et logisk nivå

"1" utgangssignal fra det siste trinn i telleren 374 er koblet til tids inngangsklemmen for flip-floppen 37b som driver flip-floppen 376 til en innstilt tilstand. Når flip-floppen 376 er i en innstilt tilstand, er Q utgangsklemmen ved et logisk nivå "1", og "program teller tilbakestill" utgangssignalet fra inverteren 337 er ved et logisk nivå "0", hvilket tilbakestiller telleren 400 på fig. 13-

Når "slutt på seddelen" og "data prøve" signalene begge

er ved et logisk nivå "1", er utgangsklemmen for NAND porten 364 "ved et logisk nivå "0". Det er mulig for et feilaktig "slutt på sed-

delen" signal å bli generert når sonden 62 sveiper deler av en beholder for et salgsobjekt eller et kjøretøy hvorpå den datakodede seddel er anbragt. Et logisk nivå "0" utgangssignal fra NAND porten 364 angir at en "slutt på seddelen" tilstand er blitt avfølt av sonden 62, og at "data prøve" signalet også er ved et logisk nivå

"1". Når et "slutt på seddelen" signal er blitt detektert, er utgangsklemmen for inverteren 384 ved et logisk nivå "0", da "sen-

ding gyldig" signalet på inngangsklemmen for NAND porten 382 er ved et logisk nivå "0". "Blokker prøve" signalet fra utgangsklemmen på NAND porten 348 er da på et logisk nivå "1".

NAND porten 3b~4 tillater ny data å bli lagret i inngangsregisteret 280 på fig. 7 etter detekteringen av et "slutt på seddelen" signal (eller et "slutt på seddelen" signal hvis et annet datakodet medium enn seddelen benyttes), slik at data ikke går tapt i tilfelle av at "slutt på seddelen" signalet som er blitt generert, ikke'var et gyldig "slutt på seddelen" signal. Data som mottas av inngangsregisteret 280 etter at "slutt på seddelen" signalet er blitt generert, resirkuleres i inngangsregisteret 280, og det kombi-neres med den tidligere lagrede data og den kombinerte data kontrol-leres når et annet "slutt på seddelen" signal genereres for å fast-slå om dette signal er et gyldig signal.

Lagringsseks. jon. Fig. 11. -

Det første trinn i det fem-bits hjelpe lagringsregister 132 på fig. Il er koblet over klemmer 78O og 782 for å motta "data" og "data" signaler fra klemmen 657 °g 6-59 som er forbundet med utgangstrinnet for inngangsregisteret 280 på fig. 7* "Data skyve puls" signalet fra klemmen 71° på fig. 9> som bevirker at data i hjelpe lagringsregisteret 132 blir skjøvet et trinn mot utgangstrinnet for registeret hver gang det mottas, er koblet til skyve inngangsklemmen 7^4 for hjelpelagringsregisteret 132 fra utgangsklemmen på inverteren 344 på fig. 9- Når hjelpelagringsregisteret 132 er fullt, vil det siste trinn i registeret 132 inneholde en databit, og hvis databiten er en "1" bit, vil det logiske nivå "1" signal bli koblet til en første inngangsklemme på en NAND port 39O. En annen inngangsklemme "J86 til NAND porten 390 er koblet for å motta '"data skyve" signalet fra utgangsklemmen 706 på NAND porten 340 på fig. 9- Utgangen av NAND porten 390 er derfor et logisk nivå "0" når "data skyve" signalet er ved et logisk nivå "1" og databiten fra det siste trinn i registeret 132 er en "1".

En første inngangsklemme 788 på NAND porten 394 er koblet for å motta "data skyve" signalet fra utgangsklemmen 708 på NAND porten 33^ på fig. 9> og en annen inngangsklemme for NAND porten 394 er koblet til utgangstrinnet i lagringsregisteret 134, hvilket utgangstrinn også er koblet til en utgangsklemme 790. Når utgangstrinnet for lagringsregisteret 134 inneholder en "1" bit, vil lagringsregisteret 134 levere et logisk "1"•utgangssignal til den annen inngangsklemme for NAND porten 394j °g hvis "data skyve" signalet på klemmen 788 også-er ved et logisk nivå "1" på denne tid, vil utgangen av NAND porten 394 være på et logisk nivå "0". En første inngangsklemme til NAND porten 392 er koblet til utgangsklemmen for NAND porten 390, og-en annen-inngangsklemme til NAND porten 392 er koblet til utgangsklemmen for NAND porten 394• Ut-gangssignalet fra NAND porten 392 styres av NAND porten 390 når ny data skal innføres i lagringsregisteret 134,■og det styres av NAND jl nm KJ nm 1

porten 394 når data som tidligere er lagret i lagringsregisteret 134, skal resirkuleres.

Utgangen av NAND porten 392.er koblet til inngangsklemmen for lagringsregisteret 134»°g en "1" bit vil bli innført i lagringsregisteret 134 hver gang utgangsklemmen for NAND porten 392 er ved et logisk nivå "1".. Lagringsregisteret 134 kan anvende vanlige signal-nivå omformerkretser hvis nødvendig, for å omforme signalnivåene for de inngangs- og utgangs-signalene som er tilknyttet lagringsregisteret 134 til logiske nivåsignaler.

Sammenligningsseks. jon, fig.. 12.

Sammenligningskretsen på fig. 12 brukes til to formål. Den brukes først for å sammenligne "størrelses kode" bits som er lagret, i hjelpelagringsregisteret 132 på fig. 11, med den omformede og inverterte telling av de siste fire trinn, i programtelleren 400 på fig. 13. Programtelleren 400 på fig. 13 er en syv-bits modul 128 teller ; denne teller kan imidlertid betraktes som to tellere, en modul 8 og en modul 1.6 teller, hvor modul 8 telleren består av de første tre trinn eller A, B og C trinnene, og modul l6 telleren består av de siste fire trinn, eller D, E, F og G trinnene. Tellingen i hjelpelagringsregisteret 132 og tellingen i modul 16 delen av programtelleren 400 sammenlignes for å overføre data fra lagringsregisteret I34 til utgangsregisteret 138 på fig. 4, på riktig tidspunkt .

Man kan f.eks. anta at "størrelses kode" er 1011, hvilket tilsvarer koden på 11. Hvert tall i "størrelses kode" betraktes som representerende to siffre med data og derfor representerer en "størrelseskode" 22 siffre med data med fire databits pr. datasiffer eller ialt 88 databits. I tillegg er det tolv bits som er kodet på seddelen ifølge dette ;eksempel, hvilket inkluderer åtte "størrelseskode" bits, to retningsbits og to paritetsbits, og derfor er det samlede antall bits som er kodet på seddelen i dette eksempel 100 bits. Av disse 100 bits .er 5 bits lagret i hjelpelagringsregisteret I32 og 95 bits lagret i lagringsregisteret 134-

For å bringe den- første databit som vil bli-dekodet i dette eksempel, inn i utgangstrinnet for lagringsregisteret 134> må de bits som er lagret i lagringsseks jonen- I-3.O. bli skjøvet mot lagringsregisterets utgangstrinn over 128 minus 95 eller 33 bit-tider fra det tidspunkt da programtelleren /\. 00 ble tilbakestilt, idet alle dets trinn blir drevet inn i en "0" tilstand. Hver gang denne data i lagringsseksjonen 130 blir skjøvet åtte trinn mot utgangstrinnet■i lagringsregisteret 134> vil modul l6 delen av programtelleren 400 øke sin telling en gang og etter 36 bit-tider vil telleren i modul 16 tellerdelen av programtelleren 400 være 0010.

Den telling som inneholdes i modul 16 tellerdelen av programtelleren 4- 00, vil være en omformet og invertert representa-sjon av den "størrelses kode" som er lagret i hjelpelagringsregisteret 132. Ved å sammenligne den telling som er lagret i D, E, F og G trinnene i programtelleren, med den omformede inverterte verdi av "størrelses kode" bits som er lagret i hjelpelagringsregisteret 132, blir den riktige tid for overføring av data fra lagringsregisteret 134 til utgangsregisteret 148 fastlagt. Ifølge "størrelses kode"

for dette eksempel kan overføringen fra lagringsregisteret 134 til utgangsregisteret 148 begynne etter 33' bit-tider. Den logikk som er anordnet er i realiteten én. bit for snar, men det er ikke noe prob-lem hvis den første databit som blir overført ignoreres når den derpå blir overført fra utgangsregisteret 148 til dataanvendelsesanordningen 114 på fig. 2.

De fem første databits som innføres i utgangsregisteret 148 inkluderer den første gruppe "størrelses kode" bits som ble avfølt og dekodet fra seddelen 20. De siste fem bits som innføres i hjelpelagringsregisteret 132, inkluderer den annen gruppe med "størrelses kode" bits som ble avfølt og dekodet fra seddelen 20.

Sammenligningskretsen på fig. 12 sammenligner da de "størrelses kode" bits som er lagret i hjelpelagringsregisteret 132 med de "størrelses kode" bits som er lagret i utgangsregisteret 148.

NAND portene 101, 103, 105, 107 og 109 på fig. 12 er koblet til inngangsklemmen til en NAND port 111, og alle disse NAND porter må frembringe logisk 'nivå "1" utgangssignaler hvis NAND

porten 111 skal frembringe et logisk nivå "0" utgangssignal. Utgangen av NAND porten 111 er koblet til inverteren 113» og derfor frembringes et logisk nivå "1" "sammenlignings" signal ved en klemme 800 av inverteren 113 bare når alle NAND portene 101, 103, 105, 107 og 109 frembringer logisk nivå "1" utgangssignaler.

Utgangsklemmene for NAND portene 115, 117, 119 og 121

er koblet til inngangsklemmene for NAND port 101, og derfor vil,

hvis utgangsklemmen for en hvilken som helst av disse NAND porter er ved et logisk nivå "0", utgangsklemmen for NAND porten 101 være ved

et logisk nivå "1". NAND porten 115 har en første inngangsklemme 802 koblet til den "falske" side av trinnet B i hjelpelagringsregisteret 132. Denne ....inngang er betegnet som "A.R. trinn B" hvor A.R. representerer "hjelpelagringsregister". NAND porten 115 har også en annen inngangsklemme 804 koblet til "falsk" side av G trinnet av programtelleren' 400 på fig. 13- Denne inngang kalles "P.G. trinn G" hvor P.C. representerer "programteller". En tredje inngangsklemme 806 er koblet til styreseksjonen 142 på fig. 4 f°r å motta et signal som er kalt "E" signalet. "E" signalet er et tidssignal som inntreffer når det ønskes å sammenligne tellingen i programtelleren 400 og den "størrelses kode" som er lagret i hjelpelagringsregisteret 132.

NAND porten 117 har sine inngangsklemmer 808, 810 koblet til "sann" side av trinnet B i hjelpelagringsregisteret 132 til "sann" side i trinnet G i programtelleren 400 og en tredje inngang koblet til styreseksjonen 142 for å motta "E" signalet. Hvis trinnet B i hjelpelagringsregisteret 132 og trinnet G i programtelleren 400 begge er enten i "0" tilstand eller i "1" tilstand, kan derfor utgangsklemmen for NAND porten 101 gå til et logisk nivå "1". De andre bits i hjelpelagringsregisteret 132'og programtelleren 400 sammenlignes på lignende måte, slik som angitt av de tilsvarende betegnelser på inngangsklemmene for de forskjellige NAND porter på fig. 12. Når den "størrelses kode" som inneholdes i hjelpelagringsregisteret 132, og den omformede og inverterte "stør-relses kode" telling som inneholdes i programteller<e>n' 400, er like og et logisk nivå "1" "E" signal også er tilstede, vil derfor alle NAND portene 101, 103, 105 og 107 frembringe logiske nivå "1" utgangssignaler.

De "størrelses kode" bits som er lagret i hjelpelagringsregisteret 132, omformes i forhold til de "størrelses kode" bits som er lagret i utgangsregisteret 148, på grunn av den måte som seddelen 20 er kodet på, slik som forklart tidligere. NAND porten 119 har sine inngangsklemmer koblet til "sann" side i trinn B i hjelpelagringsregisteret 132 over klemmen 808, og den "falske" side av D trinnet for utgangsregisteret 142-over klemmen 8l2.- Signalet fra utgangsregisteret 142 er kalt "O.R. trinn D" signalet, hvor O.R. representerer "utgangsregister". NAND porten 121 har en inngang fra den "falske" side av trinnet B i hjelpelagringsregisteret 132 over klemmen 802 en inngang og fra "sann" side av trinnet D for utgangsregisteret 142 over klemmen 814. Et signal kalt "F" signalet er koblet over klemmen 8l6 til inngangsklemmen for begge NAND portene 119 og 121. "F" signalet er et tidssignal som inntreffer når .det ønskes å sammenligne "størrelses kode" i utgangsregisteret 132 og "størrelses" kode" i hjelpelagringsregisteret 148. Når B trinnet i

hjelpelagringsregisteret 132 og D trinnet i utgangsregisteret 142 begge er i en "0" tilstand eller i en "1" tilstand, kan derfor utgangsklemmen for NAND porten 101 gå til et logisk nivå. "1". De andre bits i hjelpelagringsregisteret 132 og utgangsregisteret 148 sammenlignes på lignende måte, slik som angitt ved tilsvarende betegnelser på inngangsklemmen for NAND portene på fig. 12. Når "størrelses kode" som inneholdes i hjelpelagringsregisteret 132, og "størrelses kode" som inneholdes i utgangsregisteret 148 er like, og et logisk nivå "1" "F" signal også er tilstede, vil derfor alle NAND portene 101, 103, 105 og 107 frembringe logisk nivå "1" utgangssignaler.

En NAND port 109 har. en første inngangsklemme koblet til styreseksjonen 142 på fig. 4 f°r å motta "F" signaler over klemmen 8l8, og annen og tredje inngangsklemme koblet til-utgangsklemmen for NAND portene 123 °g 125.• NAND porten 123 nar sine inngangsklemmer 820, 822 koblet til den "sanne" side av A trinnet i hjelpelagringsregisteret 132 og den "falske" side av E trinnet for utgangsregisteret 142, A trinnet i hjelpelagringsregisteret 132 og E trinnet i utgangsregisteret 142. A trinnet i hjelpelagringsregisteret 132 og E trinnet i utgangsregisteret 142 inneholder "retnings" bits. Det sees av fig. 1 at begge retningsbits har den samme logiske verdi enten de er en "start" bit eller en "stopp" bit. Begge "retnings" bits må således være enten "1" bits eller "0" bits i utgangen fra en av NAND portene 123 eller 125 vil således være ved et logisk nivå "0", og utgangen av NAND porten 121 vil være ved et logisk nivå "1", når begge "retnings" bits har den samrne logiske verdi..

Når "retnings" bits. ikke har den samme logiske verdi, vil utgangsklemmen for NAND. portene 123 °g 125 begge være ved et logisk nivå "1", og hvis "F" signalet på klemmen 8.l8 ogs.å er ved et logisk nivå "1", vil utgangsklemmen. for .NAND porten 109 være v.ed et logisk nivå "0". En logisk.nivå "0" sammenligning frembringes av inverteren 113 når "retnings" bits er forskjellige, slik at de har motsatte logiske verdier. Den "retnings" bit som er lagret i hjelpelagringsregisteret 132 lagres i A trinnet for dette register, og kodevektene for de inverterte størrelseskod<*>ebits som er lagret i hjelpelagringsregisteret 132, avtar i kodevekt gjennom B, C, D og E trinnene for dette register. Den "retnings" bit som er lagret i utgangsregisteret 148» lagres i E trinnet for dette register, og kodevektene for bits som er lagret i utgangsregisteret 148 avtar i kodevekt gjennom D, G, B og A trinnene for dette register» Programtellerseksjon, fig. 13.

Programtelleren 400 på fig. 13 har sin inngangsklemme koblet til utgangsklemmen for inverteren 404» Inverteren 404 har sin inngangsklemme koblet til tidsanordningen for å motta "tid 3" signalet på en klemme,830, og hver gang inverteren 404 frembringer et logisk nivå "0" utgangssignal, vil derfor programtelleren 400 øke sin telling. Utgangen av inverteren 337 ved klemmen 770 på fig. 10 er koblet over klemmen 832 til den tilbakestilte klemme for programtelleren 400, og et logisk nivå "0""programteller tilbakestillings puls" utgangssignal fra inverteren vil tilbakestille programtelleren 400.

Dekodingskretser' 406 til 422 er vanlige dekodingskretser som dekoder tellingene i programtelleren 400 som er vist på sine utgangsklemmer. Et logisk "1" signal er tilstede på utgangsklemmen for de respektive kretser 406 til 422 når denne spesielle telling inntreffer i programtelleren 400. Dekodingskretsen 422 dekoder D, E, F og G trinnene for programtelleren 400 for å frembringe "program telling DEFG" signalet PC-DEFG som betyr at alle disse trinn i programtelleren 400 er i en "1" tilstand. Dekodingskretsene 412, 414, 416, 418 og 420 dekoder A, B og C trinnene for programtelleren 400 og dekodingskretsene 406, 408, 410 og 422 dekoder alle trinnene i programtelleren 400.

Paritetskontrollseksjonen fig. 14

Flip-Floppene 440 og 442 på fig. 14 er innbyrdes forbundet for å danne en vanlig modul 3 flip-flop tellekrets. Det logiske nivå "1" "økning.0" signal som tilføres over klemmen 84O til tids inngangsklemmene for flip-floppene 440 og 442, og det logiske nivå "0" "tilbakestill paritet" signal som -tilføres over klemmen 842 til klar inngangs klemmene for flip-floppene 440 og 442, avledes begge fra styreseksjonen 142 på fig. 4- Flip-floppen 440 har en kodevekt pål, og flip-floppen 442 har en kodevekt på 2. Flip-floppene 440 og 442 er aldri i en innstilt tilstand på samme tid, da begge flip-floppene 440 og 442 blir tilbakestilt når tellingen i den teller som består av flip-floppene 440 og 442, når en telling på 2. Et "forinnstill 0" signal tilføres over en klemme 844 for å drive flip-floppen 442 inn i en innstilt tilstand når en paritetskontroll skal utføres, og "størrelses kode" inneholdet i hjelpelagringsregisteret 132 og den "størrelses kode" som' inneholdes i utgangsregisteret 148, skal sammenlignes.

En vanlig sammenligningskrets 448 frembringer et logisk nivå "1" "paritets sammenligning" signal på en klemme 846 når "0" bit telling på flip-floppene 440 og 442 er like med "1" bit tellingen på flip-floppene 444 °g 44°". Flip-floppene 444 °g 446 fuksjo-nerer på en måte som er analog med den måte som flip-floppene 440 og 442 funksjonerer på, og "økning 1" og "tilbakestill 1" signaler på klemmene 848, 85O kobles til flip-floppene 444 og 446 i stedet for på "økning 0" og "forinnstill 0" signaler. Flipfloppen 444 blir forinnstilt når den første "retnings" bit, og flip-floppen 44°" er forutinnstilt når den første "retnings" bit er en "1" bit. Flip-floppene 444 og 446 blir tilbakestilt av et tilbakestillings pari-tetssignal på en klemme 852c

Utgangsregister,' fig. 15A og 15B

Fullstendig blokkdiagram for utgangsregisteret 148 er

vist på sammenstillbare tegninger 15A og 15B og langs linjen I5-I5.

Utgangsregisteret 148 på fig. 15A og 15B mottar data fra lagringsregisteret 134« Data blir alltid innført i utgangsregisteret 148 og i den orden hvori den blir avfølt og dekodet. Sonden 62 kan imidlertid-sveipe-seddelen enten i en retning venstre til høyre "forover" eller i en "revers" retning fra høyre mot venstre, og den i revers ordnede data som innføres på seddelen 20 i revers retning når sonden 62 sveiper seddelen 20 i revers retning, er komplementet av den data som innføres i utgangsregisteret 148 når-sonden 62 sveiper seddelen 20 i foroverretning. Når data uttas fra utgangsregisteret 148 inn i dataanvendelsesanordningen 114 på fig. 2, blir den skjøvet fra utgangsregisteret 148 enten i foroverretning eller i reversretning overensstemmende med de "retnings" bits som er blitt avfølt og dekodet, da de angir retningen av sveipingen av sonden 62.

Utgangstrinnet for lagringsregisteret 134 på fig. 11 som frembringer "lagringsutgang" signalet på klemmen 790, er koblet' til en første klemme 860 på NAND' porten 424' og "registrer forover" signalet or koblet fra styreseksjonen 142 på fig. 4 til en annen inngangsklemme 862 på.NAND porten 42-4• Når begge inngangssignaler til NAND porten 424 er ved et logisk nivå "1", vil utgangsklemmen for NAND porten være ved et logisk nivå "1". NAND porten 426 har en første inngangsklemme,- 864 koblet til styreseks jonen 142 for å motta "registrer i revers " signalet som er ved et logisk nivå "0" når "registrer forover" signalet er av et logisk nivå "1",, og derfor er utgangsklemmen for NAND porten 426 ved et logisk nivå "1" når "registrer i revers" signalet- er ved et logisk nivå "0". Utgangsklemmen fra NAND porten 424 °g 426 er koblet til inngangsklemmen for NAND porten 428, og utgangsklemmen for NAND porten 428 vil derfor være ved et logisk nivå "0" hver gang utgangsklemmen for NAND porten 424 er ved et logisk nivå "1". Et "0" utgangssignal fra lagrings- ■ registeret 134 vil. således frembringe et logisk nivå "0" utgangssignal fra NAND porten 428, og et "1" utgangssignal fra lagringsregisteret 428, og et "1" utgangssignal fra lagringsregisteret 134 vil frembringe et logisk "1" utgangssignal fra NAND porten 428 når data blir innført i utgangsregisteret,148.

En inverter 430 er koblet til utgangsklemmen for NAND porten 428, og utgangsklemmen av inverteren 430 er koblet til K inngangsklemmen for. inngangstrinnet flip-flop. 432 > mens utgangsklemmen- for NAND porten 428. er koblet til J inngangsklemmen for flip-floppen 432. Tids inngangsklemmen for flip-flop 432 er koblet til styreseksjonen 142 for å motta "registrer tid" signalet på en klemme 866, og h<y>er gang et. logisk "0" nivå-utgangssignal kobles fra lagringsregisteret 134 til en første inngangsklemme for NAND porten 424» og et logisk nivå "1" "registrer tids" signal samtidig er tilstede på tidsinngangsklemmen for flip-floppen 432, vil derfor flip-floppen 432 bli drevet inn i en klar tilstand. På den annen side, hvis et logisk nivå "1" utgangssignal frembringes av lagringsregisteret 134, vil utgangssignalet for NAND porten 428 være ved et logisk nivå "1", og tilstedeværelsen av et logisk- nivå "1" "registrer tid" signal på tids inngangsklemmen for flip-floppen 432 vil bevirke at flip-floppen 432 blir drevet inn i en innstilt tilstand. Q utgangsklemmen for flip-floppen 432 vil derfor være ved et logisk nivå "1" eller ved et logisk nivå "0", alt etter som utgangstrinnet for lagringsregisteret 134 er i en."l<1>' tilstand eller en "0" tilstand eller. ikke.

De gjenværende syv trinn i utgangsregisteret- 148 har inngangskretser som er lik med inngangskretsen som er dannet av NAND portene '424? 426 og 428 og inverteren-43° som er innbyrdes forbundet for å danne et normalt skyveregister hvori hver databit som inn-føres i inngangstrinn flip-floppen- 432> skyves forover til utgangstrinn flip-floppen 441• Utgangstrinnet-for skyveregisteret har ikke noen tilhørende NAND port som er forbundet-for"å motta "registrer revers" signal, da data .bare' innføres i utgangsregisteret 148 i foroverretning.

NAND porten 434 fig. 15B har en første inngangsklemme koblet til Q utgangsklemmen for utgangstrinn flip-floppen 441 > °g en annen inngangsklemme koblet for å motta "registrer forover" signalet over'klémmen 862. NAND--porten 436 har en første 'inngangsklemme -koblet til Q utgangsklemmen for inngangstrinn flip-floppen 432 og en annen- inngangsklemme koblet for å motta "registrer revers" signalet.- Utgangsklemmen f or "NAND portene 434 °g 436 er.begge koblet til inngangsklemmen for en NAND port 43^. Når utgangsklemmen' for enten NAND porten 434 eller NAND porten 436 'er ved et logisk nivå "0", vil derfor utgangsklemmen '868■for NAND porten 43^ være ved-.et-logisk nivå "1",- og dette "'data utgangs" signal er koblet til-dataanvendelsesanordningen 114 pa fig. 2.

Når "registrer forover"- signalet er ved et logisk nivå "1" og "registrer i revers" signalet er ved et logisk nivå "0", og data blir koblet fra utgangsregisteret 148 til dataanvendelsesanordningen 114, blir 'databits' skjøvet fra'inngangstrinn flip-floppen 432 mot utgangstrinn flip-floppen 441• De "1" og "0" databits som er lagret i flip-floppen 441 vil bestemme utgangstUstanden av NAND porten 434) °g følgelig vil de også'bestemme om NAND'porten 43$ vil frembringe ét logisk nivå "1" eller et logisk nivå "0" "data utgangs<1>' signal. Hvis sveipesonden 62 har gått over seddelen 20 i revers retning, og data skal overføres fra utgangsregisteret 148 til dataanvendelsesanordningen 114) vil "registrer i revers" signalet 'være ved et logisk nivå "1" og "registrer'forover"' signalet vil-være ved st logisk nivå''"0",' og-data. som -er lagret 1 utgangsregisteret 148" vil bli skjøvét'fra utgangstrinn''f lip-f loppen 441' mot ■ utgangstrinn' flip-floppen 432. I dette" tilfelle vil tilstanden av flip-floppen /L32 'bestemme" utgangstrinnet 'for'NAND porten-'436 "dg vil følgelig også bestemme "om UAND'"'p6rten- '438 'vil frembringe et logisk nivå-"1" eller et logisk, nivå "0" "data utgang" signal. På grunn av forbindelsen'' fra utgangsklemmen"for 'f lip-f loppen ' 432 >'vil' i revers leste data oli komp lem ent ert når de''blir 'sendt.

Styreseks. jon, fig. 16 og 17.

'En første inngangsklemme StiO til en NAND port 502 på fig. l6 er koblet til utgangsklemmen 770 for inverteren 337 på fig. 10' for å motta "programtelle tilbakestillings" signalet, og en annen inngangsklemme 882 til NAND porten 502 er koblet til klemmen 692 på fig. 8 for å motta "slutt på- seddelen" signalet. Når "programteller tilbakestilling" signalet og "slutt på seddelen" mottas samtidig ved et logisk nivå "1", vil NAND porten 502 frembringe et logisk nivå "0" "tilbakestilling paritet" utgangssignal'ved en utgangsklemme 884. En NAND port 504 er koblet over inngangsklemmen 886 til utgangsklemmen for dekodingskretsen 416 på fig. 13 f°r å motta "program telling 7" signalet over inngangsklemmen 888 til utgangsklemmen 800 på fig. 12 for å motta "sammenlignings" signalet. Utgangsklemmen for NAND porten 504 vil til å begynne med være ved et logisk nivå "1", da'"sammenlignings" signalet fra inverteren 113 er ved et logisk nivå "0" medmindre enten "E" eller "F" signalene fra styreseksjonen 142 på fig. 4 er ved et logisk nivå "1", og den ønskede sammenligning fåes. "E" signalet går over til et logisk nivå "1" før "F" signalet går over til et logisk nivå "1", og når "E" signalet er ved et logisk nivå'"l", sammenligner sammenligningskretsen på fig. 12 de bits som er lagret i hjelpelagringskretsen 132 og tellingen i programtelleren 400 for å'styre overføringen av data fra lagringsregisteret 134 til utgangsregisteret 148 på den tidligere beskrevne måte.

En NAND port 506 er -krysskoblet med NAND porten 508 for å danne en NAND port låsekrets. NAND porten 506 har en inngangsklemme koblet til utgangsklemmen for NAND porten 502. NAND porten 508 har en første inngangsklemme koblet til utgangsklemmen for NAND porten 504 og en annen inngangsklemme 89O koblet til utgangsklemmen for inverteren 510 på fig. 17» hvilket frembringer "sendingen gyldig" signalet. "Sendingen gyldig" signalet er til å begynne med ved et logisk nivå "1", og utgangsklemmen for NAND porten 504 vil til å begynne med også være ved et logisk nivå"l", da "sammenlignings" signalet på klemmen 888 er ved et logisk nivå "0" på dette tidspunkt. Hvis derfor utgangen av NAND porten 502 samtidig er ved et logisk nivå "0", vil paritetsteller flip-floppene 440 til 446 på fig. 14 bli tilbakestillet, og NAND -porten 508 vil bli drevet til en "0" tilstand, mens NAND porten 5O6 vil bli drevet til en "1" tilstand, og "E" utgangssignalet på klemmen 892 fra NAND porten 5°6 vil

være ved et logisk nivå "1"'.

Når "sending .gyldig" signalet går over til et logisk nivå "0" , er den data som.er blitt avfølt og dekodet blitt verifi-sert som gyldig data. Ved samtidig opptreden av et logisk nivå "1" "sammenlignings" signal på klemmen 888 og et logisk nivå "1" "programtelling 7" .-signal på klemmen oU38, vil utgangsklemmen for NAND porten- 504- °gså være ved et logisk nivå "0", og. hvis "programteller tilbakestill" signalet på klemmen 880 samtidig er ved et logisk nivå "0", vil utgangsklemmen for NAND porten 502 være ved et logisk nivå "i",. og "derfor. vil NAND porten 506 bli drevet.-til en "0" tilstand, NAND porten 508 vil bli drevet til en "1" tilstand og "E" signalet på klemmen-892 vil gå tilbake til et logisk nivå "0".

Utgangsklemmen. for NAND porten 506 er koblet til en første inngangsklemme for en NAND port 512, en annen inngangsklemme 894 for NAND porten. 512 er koblet til utgangsklemmen 800 på fig. 12 for å motta ."sammenlignings" signalet, .og en tredje inngangsklemme

89b er koblet til utgangsklemmen for dekodingskretsen 814 på fig. 13 for å motta "programtelling 6" signalet. Derfor .er, når tellingen i programtelleren 400 er ved,en telling på-6, "E" signalet på klemmen 892 ved et logisk nivå "1" og "sammenlignings" signalet på klemmen 894 er ved et logisk nivå "1", vil NAND porten 512 frembringe.et logisk nivå "0"-utgangssignal.

En NAND port 514 er krysskoblet med en NAND port 516 for å danne en NAND låsekrets .qg NAND. porten 516 har en inngangsklemme 898.koblet til utgangsklemmen for dekodingskretsen 406 på fig..13 for å motta "program telling 000" signalet. Når. programtelleren 4OO. ikke er tilbakestilt;, vil derfor et logisk nivå "1" bli tilført til- inngangsklemmen for NAND .porten 51b" fra dekodingskretsen 406 ved "tid ,3", tiden. Et.logisk nivå "0" signal, vil bli tilført til inngangsklemmen -for NAND porten 514, fra. utgangsklemmen for NAND porten 512-når "E" signalet.og "sammenlignings" signalet samtidig er. ved-et logisk nivå-"1" og. telleren .i programtelleren 400 er ved en telling på .£. -.NAND .porten- 51b" vil da bli drevet til. en "1" tilstand og . f remb ringe et logisk nivå- ."1" "paritets . lås".. som opptrer.ved en utgangsklemme 900.

Utgangsklemmen for NAND porten ,514 er koblet til en første inngangsklemme -for-hver av NAND portene 518 og. 520, og. den onnen .iringa.-ngsklermne for hver .av NAND portene -5.18. og 520, ,er koblet tii t i d sun ordn ingen for å motta "tid 1" signalet fra en klemme 902. En tredje inngangsklemme til NAND porten 538 er koblet til utgangsklemmen for en inverter 522 og en tredje inngangsklemme til NAND porten 520 er koblet over klemmen 904 til utgangsklemmen for dekodingskretsen 412 pa fig..13 for å motta "program-telling 1" signalet. "Paritetslås" utgangssignalet fra NAND porten 514 vil forbli

ved et logisk nivå "1" til "program telling 000" signalet er ved et logisk nivå "0" og utgangsklemmen for NAND,porten 512 samtidig .er ved et logisk nivå "1".

En NAND port 524 er krysskoblet med en- NAND port 52b for å danne en NAND port låsekrets. En inngangsklemme til NAND porten 524 er koblet-til' utgangsklemmen til en NAND port 534>°g en inngangsklemme 906 for NAND porten,526 er koblet til datautnyttelsesanordningen på fig. 2 for å motta "generell tilbakestillings" signal. NAND porten 524--er til å begynne med ved, en "0" tilstand og NAND porten 52b er til å begynne med i en ."1" tilstand før en seddel er lest. Derfor .frembringer NAND porten 5<2>b til å begynne med et logisk nivå "1" "kodesammenlignings" signal på en.ledning 908, og NAND porten 524 frembringer til å begynne med et logisk "0" "kode-- sammenlignings" signal på en ledning 910. Utgangsklemmen for NAND porten 526 .er koblet .til en før?ste inngangsklemme for en NAND' port 528, og en annen inngangsklemme 912 for NAND porten 528 er koblet til dekodingskretsen 418 på fig,. 13 for å motta "programtelling 0" signalet. Ved opptreden av et logisk nivå "1" ."programtelling 0" signal-, vil NAND porten 528 frembringe et logisk nivå "0" utgangssignal, som vil bli invertert av inverteren , 522,,.og et logisk nivå "1" signal vil bli tilført, den,annen- inngangsklemme for NAND porten 518. Når alle inngangsklemmene for .NAND porten 518 er ved .et logisk nivå "1", vil utgangsklemmen for NAND porten 518 være ved et logisk nivå "0" . Da "programtelling 1" signalet som er tilført inngangsklemmen for.NAND porten 520 er ved et logisk nivå "0" når "program-telling 0" signalet .som tilføres inngangsklemmen for NAND porten 528 er ved et logisk nivå "l",.vil utgangsklemmen for NAND porten 520 være ved et logisk niyå "1" på dette tidspunkt.

. En ..NAND port , 53O er krysskoblet med en NAND port 532 for å danne en ,NAND port låsekrets. En første inngangsklemme for NAND..porten 53O er koblet til .utgangsklemmen fpr NAND porten 518, og en første inngangsklemme for NAND porten 532 er kobler, til utgangsklemmen.,for NAND. port.en, 520., .Utgangsklemmen .for .inverteren 510 på fig. 17 er også koblet til en annen inngangsklemme 914 for NAiV-D

porten 532 for å levere "sending gyldig" signalet til NAND porten 532.

NAND porten 532 vil derfor bli drevet til en "O" tilstand hver gang "sanding gyldig" signalet ved klemmen 914 er ved et logisk nivå "1", utgangsklemmen for NAND' porten 520 er ved et logisk nivå "1" og utgangsklemmen for NAND porten 51$ er ved et logisk nivå "0". Når NAND porten 532 drives til en "0" tilstand og NAND porten 530 drives til en "1" tilstand, frembringer NAND porten 530 et logisk nivå "1" "F" utgangssignal som opptrer ved en utgangsklemme 9l6.

En NAND port 534 har en første inngangsklemme 918 koblet til utgangsklemmen -8OO for inverteren 113 på fig. 12, for å motta "sammenlignings" signalet fra invertéren ll3, hvilket angir at verdien av "størrelses kode" som inneholdes'i hjelpelagringsregisteret 132 er lik verdien av "størrelses kode" som inneholdes i utgangsregisteret 148, når "F" signalet er ved et logisk nivå "1". En annen inngangsklemme 920 for NAND porten 534,er koblet til tidsanordningen for å motta "tid 3" signalet, og den tredje inngangsklemme til NAND porten 534 er koblet til utgangsklemmen for NAND porten 530 for å motta "F" signalet. Når alle inngangssignalene til NAND porten 534 er ved et logisk nivå "1", vil utgangssignalet for NAND porten 534 være ved et logisk nivå "0". "Generell tilbakestilling" signalet fra datautnyttelsesanordningen 114 på fig. 2 og som er koblet til en inngangsklemme 906 for NAND porten 526, er til å begynne med ved et logisk nivå "1", og derfor vil NAND porten 526 bli drevet til en "0"'tilstand, og-NAND porten 524 vil bli drevet til en "1" tilstand og 'Tcode sammenligning" signalet på ledningen '910 vil gå til et logisk nivå "1".

Utgangsklemmen for NAND porten 524 er koblet til en første inngangsklemme for NAND porten 527, °g en anrten inngangsklemme 922 for NAND porten 527 er koblet for å motta "paritet, sammenligning" signalet fra sammenligningskretsen 448 på fig. 14« Når begge inngangssignalene til NAND porten 527 er ved et logisk nivå "1", vil NAND porten 527 frembringe et logisk nivå "0" "data ukorrekt" signal på ledningen 924, hvilket signal inverteres av inverteren 531 for å frembringe et logisk nivå "1" "data korrekt" signal på en ledning 926.

En NAND port 533 har en første inngangsklemme koblet til utgangsklemmen for inverteren 531) en annen inngangsklemme koblet til utgangsklemmen for dekodingskretsen 408 på fig. 13 for å motta "programtelling' 127" signalet, og en fjerde inngangsklemme koblet over en klemme 930 til tidsanordningen .for å motta "tid 3" signalet. Når inverteren 531 frembringer et logisk nivå "1" utgangssignal, vil derfor et logisk nivå "0" utgangssignal bli pro-dusert av NAND porten 533 til riktig tid hvis "paritets lås" signalet er ved et logisk nivå "1" og dette utgangssignal som opptrer ved en utgangsklemme 932 og er kalt "riktig data puls" signal, er koblet til inngangsklemmen 934 f°r on NAND port 535.fig• 17-

NAND porten '535 og en NAND-port 536 på' fig. 17 er krysskoblet for å danne en NAND port låsekrets. En inngangsklemme 938 for NAND porten 536 er koblet for å motta,"generell tilbakestilling" signalet fra datautnyttelsesanordningen 114) °g hvis "generell tilbakestilling"' signalet er ved et logisk nivå "1", vil NAND porten 536 bli drevet til en "0" tilstand og NAND porten 535 bli drevet til en "1" tilstand når "data riktig puls" signalet ved klemmen 934 samtidig er på et logisk nivå' "0-" og NAND porten 535 da frembringer et logisk' nivå "1" ."data riktig lås" signal ved en klemme 940. Utgangsklemmen for NAND porten 536 er'koblet til en første inngangsklemme for .en NAND port 53^» °g en annen inngangsklemme til NAND porten 538 er koblet .til Q utgangsklemmen for en flip-flop 546. Når utgangsklemmen for NAND porten 536 er ved et logisk nivå "0", er utgangsklemmen for NAND porten 53^ ved et logisk nivå "1", og inverteren 510 vil derfor frembringe et logisk nivå "0" "sending gyldig"' signal på en klemme 942 når et logisk nivå "1" "sending gyldig" signal frembringes på en klemme'944 når den data som er avfølt fra seddelen 20 er gyldig data." Dette signal forhind-rer at nye data blir lest inn i lagringsseksjonen 130 før den data som allerede er lagret'der er overført til datautnyttelsesanordningen 114 på-fig. 2.

Flip-floppen 546 på fig. 17 har sin K inngahgsklenuue koblet til jordpotensial og sin J' inngangsklemme koblet for å motta' "svart puls" signalet på en klemme 946'fra dekodingsseksjonen 12b på fig. 4> l^en ikke betingede eller- C inngangsklemmen for flip-floppen _54b'er "koblet over en'klemme 94'6" fo'r å motta "hvit puls" signalet fra dekodingsseksjonen'126. Tids inngangsklemmen foi' flip-floppen 546' er'koblet over en klemme 950 til" klemmen 682 på fig. 8 for'å" motta "slutt på sendingen" signalet. "liver gang don første hvite stang er avfølt, vil derfor et logisk nivå "O" ""hvit puls" signal bli skaffet på C inngangsklemmen for flip-floppen 546, og flip-floppen 546 vil bli drevet til en klar tilstand. Når sonden 62 er fjernet fra den seddel 20 som blir sveipet, blir det frembragt et logisk nivå "1" "svart puls" signal som over klemmen 946 tilføres J inngangsklemmen for flip-floppen 546, og den samtidige opptreden av det - logiske nivå "l'-' "slutt på sendingen" signal over klemmen 950 på tidsinngangsklemmen for flip-floppen 546 vil drive flip-floppen 54° til en innstilt tilstand. Når flip-floppen 546 er i en innstilt tilstand, er Q utgangsklemmen for flip-floppen 546 ved et logisk nivå "0", utgangsklemmen for NAND porten 53$ er ved et logisk nivå "1" og inverteren 510 frembringer derfor et logisk nivå "0" "sending gyldig" signal i

En NAND port 542 på fig. 16 har en første inngangs-' klemme koblet over klemmen 928 til utgangsklemmen for dekodingskretsen 408 på fig. 13 for å motta "programtelling 127" signalet, en annen inngangsklemme.er koblet over. klemmen 930 til tidsanordningen for å motta "tid 3" signalet, en tredje inngangsklemme koblet til utgangsklemmen for- NAND porten 514 for å motta "paritets lås" signaler, og en fjerde inngangsklemme koblet-til utgangsklemmen for NAND porten 527 for å motta "data riktig" signalet på ledningen 924- Når "data uriktig" signalet er ved-et logisk nivå "0", vil utgangsklemmen for NAND porten 542-være ved et logisk nivå "1", og da "sending gyldig" signalet som er påtrykt klemmen 952 til å begynne med, er et logisk nivå "1", vil NAND porten 540 frembringe et logisk nivå "0" inngångssignal når gyldig data er blitt avfølt og dekodet fra seddelen 20. Utgangsklemmen for NAND porten 54° er koblet- til inngangsklemmen for inverteren 544 som frembringer et logisk "1" "slutt på seddelen tilbakestill" signal på en klemme 954- Når utgangsklemmen for NAND porten 542 er ved et logisk nivå "0" og "sending gyldig" signalet på klemmen 952 samtidig er ved et logisk nivå "1", er "slutt på seddel tilbakestill" signalet på klemmen 954 ved et logisk nivå "0", hvilket betyr at det "slutt på seddel".signal som ble generert, var et feilaktig signal. "Slutt på sending tilbakestill" signalet er koblet til klemmen 69O på fig.. 8.

Utgangsklemmen for NAND porten 526 er koblet til inngangsklemmen for en inverter 548, og utgangsklemmen for'inverteren 548 er koblet til en første inngangsklemme for NAND porten 550. En annen inngangsklemme 956 for NAND porten 550 er koblet til inngangstrinnet for hjelpelagringsregisteret 132 på fig. 11 for å motta "retnings" biten. Når utgangsklemmen for NAND porten 526 er ved et logisk nivå "0", vil derfor utgangsklemmen for inverteren 548 være ved et logisk nivå "1". Hvis "retnings" biten er en "1" bit og utgangsklemmen for NAND porten 550 er ved et logisk nivå "0", og hvis "retnings" biten er en "0" bit, vil da utgangsklemmen for NAND porten 550 være ved et logisk nivå "1".

En NAND' port 552 er krysskoblet med en NAND port 554

for å danne en NAND låsekrets. NAND porten 552 har en inngangsklemme koblet til utgangsklemmen for NAND porten 550 og en første inngangsklemme for NAND porten 554 er koblet for å motta "generell tilbakestilling" signalet over en klemme 958 fra datautnyttelsesanordningen 114 på fig. 2. Når "retnings" biten er en "1" bit og "generell tilbakestillings" signalet fra inngangen av NAND porten 554 samtidig er ved et logisk nivå "1", vil således NAND porten 554

bli drevet til en blokkerings tilstand. Når NAND' porten 552 er i en "1" tilstand, frembringer den et logisk nivå "1" "reverser lås"

signal ved en utgangsklemme 9^0 og NAND porten 554 frembringer et logisk nivå "0" "reverser lås" signal ved en utgangsklemme 9^2.

Hvis "retnings" biten er en "0" bit, vil NAND porten 552 forbli i en "0" tilstand, og NAND porten 554 vil forbli i en "1" tilstand, og et logisk nivå "'0" "reverser lås" signal vil' derfor bli frembragt ved klemmen 96O og et logisk "1" "reverser lås" signal vil bli frem-

bragt ved klemmen 9^2.

Inngangsklemmen 9^4 for en inverter 55°" på fig. 17 er koblet til hjelpelagringsregisteret 132 på fig. 11 for å motta "retning" bit. En NAND port 558 har en første inngangsklemme koblet til utgangsklemmen for inverteren 55^, en annen inngangsklemme SS6 koblet til utgangsklemmen 800 på fig. 12 for å motta "sammenlign" signaler som representerer en sammenligning av tellingen i programtelleren 400 og de bits som er lagret i hjelpelagringsregisteret 132,

en tredje inngangsklemme 968 er koblet til dekodingskretsen 412 på

fig. 13 for å motta-"program telling 1" signaler og en fjerde inngangsklemme koblet til utgangsklemmen 892 for NAND porten 506 for å motta "E" signalet. Når tellingen på D-, E,'F og G trinnene for programtelleren 400 og dé bits som er lagret i hjelpelagringsregisteret 132 er like, og "retnings" biten er en "0'" bit, vil NAND''por-

ten 558 frembringe et logisk nivå "0" "forinnstill 0'" utgangssignal ved en utgangsklemme 972.

En NAND port 5^0 har en første inngangsklemme koblet til hjelpelagringsregisteret 132 for å motta "retnings" biten og de andre tre inngangsklemmer 974, 97^, 978 f°r NAND porten 560 mottar de samme inngangssignaler som NAND porten 558. Når "retnings" biten er en "1" bit, vil derfor NAND porten 56O frembringe et logisk nivå "1" "forinnstill 1 bit" utgangssignal på en utgangsklemme 98O. Når "retnings" biten er en "1", vil NAND porten 56O frembringe et logisk nivå "0" "forinnstill 1" signal. "Forinnstill 1" og "forinnstill 0" signalene er koblet til forinnstill inngangsklemmene 85O og 844 for flip-floppene 442 og 44°" som anvendes for å kontrollere pariteten av den data som er lagret i lagringsseksjonen 130, slik som tidligere forklart.

En inngangsklemme 982 som er koblet til en inverter 5^2 er koblet til utgangsklemmen 790 for lagringsregisteret 134 på fig. 11 for å motta data fra lagringsregisteret 134- Fn NAND port 566 har en første inngangsklemme koblet til utgangsklemmen for inverteren 5^2, en annen inngangsklemme 984 koblet til tidsanordningen for å motta "tid 1" signalet og en tredje inngangsklemme 986 koblet til utgangsklemmen 900 på fig. 16 for å motta "paritets lås" signalet. En NAND port 5^4 har en første inngangsklemme koblet til klemmen 982 som er forbundet med utgangen av lagringsregisteret 134> en annen inngangsklemme 988 koblet til tidsanordningen for å motta "tid 1" signalet og en tredje inngangsklemme 990 koblet til utgangsklemmen 900 på fig. l6 for å motta "paritets lås" signalet.

Når utgangstrinnet for lagringsregisteret 134 inneholder en "0" bit, vil utgangsklemmen- for NAND porten 564 gå til et logisk nivå "1" og utgangsklemmen for NAND porten 566 vil gå til et logisk nivå "0" ved "tid 1" tiden, hvis "paritet lås" signalet er ved et logisk nivå "1". Når utgangstrinnet av lagringsregisteret 134 inneholder en "1" bit, vil utgangsklemmen for NAND porten 5^4 gå til et logisk nivå "0" og utgangsklemmen for NAND porten 566 vil gå til et logisk nivå "1". Inngangsklemmen for inverteren 568 er koblet til utgangsklemmen for NAND porten 5^4>°g den inverter utgangssignalet fra NAND porten 5^4 f°r å frembringe "økning 1" signalet på en klemme 992- Inngangsklemmen for inverteren 570 er koblet til utgangsklemmen for NAND porten 566, og den inverterer utgangsignalet fra NAND porten 566 for å frembringe "økning 0" signalet på klemmen 994. Utgangsklemmen 992 for inverteren 568 er koblet til tidsinngangsklemmen for flip-floppene 444 og 44^, og utgangsklemmen 994 for inverteren 570 er kollet til tids inngangsklemmen for flip-floppene 440 og 442.

Rn første inngangsklemme- 996 for en NAND port 572 er •koblet til utgangsklemmen for dekodingskretsen 420 på fig. 13 for å motta "program telling 0-5" signalet som angir at tellingen på A, R og C trinnene for programtelleren 400 er i en telling fra null til fem. Rn annen inngangsklemme 998 for NAND porten 572 er koblet til utgangsklemmen 800 for inverteren 113 på fig. 12 for å motta "sammenlignings'''' .signalet som i dette tilfelle er ved et logisk nivå "1" når tellingen i D, E, F og G trinnene for programtelleren 400 og de bits som er lagret i hjelpelagringsregisteret 132 er like. Rn tredje inngangsklemme 1000 for NAND porten 572 er koblet for å motta "E" signalet fra ..utgangsklemmen for NAND. porten 506 på fig. lb. Utgangsklemmen for NAND porten 572 er derfor ved et logisk nivå "0" når "program telling 0-5" signalet.er ved et logisk nivå "1", og en sammenligning utføres mellom tellingen i D, E, F og G trinnene av programtelleren 400 og de bits som er lagret i hjelpelagringsregisteret 132) hvilket sørger for overføringen av "størrelses kode" bits fra lagringsregisteret 134 inn i utgangsregisteret 148. Utgangssignalet for NAND porten 572 er koblet til inngangsklemmen for en NAND port 574 som frembringer "registrer forover" signalet ved en utgangsklemme 1002.

En NAND port 573 mottar "register belastning" kommando signal over en klemme 1004 fra datautnyttelseanordningen 114 på en første inngangsklemme, og en annen inngangsklemme 1006 for NAND porten 573 er koblet til utgangsklemmen 940 for NAND porten 535 i"or å motta "data riktig lås" signal. Utgangsklemmen for NAND porten 573 vil derfor være ved et logisk nivå "0", og NAND porten 574-vil frembringe et logisk nivå "1" "register forover" signal hver gang begge inngangssignalene til NAND porten 573 er ve<^ et logisk nivå "1". På denne måte blir data som er lagret i lagringsregisteret 134 overført til utgangsregisteret 148.

En NAND port 57b" har en første inngangsklemme IOO8 koblet til klemmen 9^2 på fig. 16 for å motta "reverser lås" signal, en annen inngangsklemme 1010 koblet til datautnyttelsesanordningen 114 på fig. 2 for å motta "send" kommandosignalet fra datautnyttelsesanordningen 11-4, og en tredje inngangsklemme 1012 koblet til utgangsklemmen 940 for NAND porten 535 for å motta "data riklig lås" signal. Når utgangsregisteret 148 er blitt riktig belastet med data, vil datautnyttelsesanordningen 114 tilføre et logisk nivå "1" "send" signal til NAND porten 576 over klemmen 1010. Når "retning" bit er en "0" bit og "reverser lås" signalet ved klemmen 1008 er ved et logisk nivå'"l", vil utgangsklemmen for NAND porten 576 være ved et logisk nivå "0", og utgangsklemmen for NAND porten 573 vil derfor være ved et logisk nivå "1". En NAND port 5/8 har en første inngangsklemme 1014 forbundet med utgangsklemmen 962 på fig. l6 for å motta "reverser lås" signalet, en annen inngangsklemme 1016 koblet til datautnyttelsesanordningen 114 for å motta "send" signalet og en tredjeinngangsklemme 10l8 koblet til utgangsklemmen 940 for NAND porten 535 f°r å motta "data riktig lås" signalet. Utgangsklemmen for NAND porten 578 er koblet til inngangsklemmen for en inverter 58O, og hver gang inngangssignalene til NAND porten 578 alle er ved logisk nivå "1", vil derfor inverteren 580 frembringe et logisk nivå "1" "registrer revers" signal, som opptrer ved en utgang 1020.

Når et logisk nivå "1" "registrer forover" signal frembringes ved klemmen 1002 og "send" og "data riktig lås" signalene også er ved et logisk nivå "1", vil de databits som er lagret i utgangsregisteret 148 bli skjøvet fra inngangstrinnet mot utgangstrinnet for utgangsregisteret 148. Når "registrer revers" signalet på klemmen 1020 er ved et logisk nivå "1" og "send" signalet og "data riktig lås" signalet også er ved et logisk nivå "1", vil de

databits som er lagret i utgangsregisteret 148(bli skjøvet fra utgangstrinnet til inngangstrinnet i utgangsregisteret 148. Data er således alltid lagret i utgangsregisteret -148 i en venstre til høyre retning, uansett sveiperetning for-sonden 62 over seddelen 20, men data leses ut av utgangsregisteret 148 enten i en venstre til høyre retning eller en høyre til venstre retning overensstemmende med-sveiperetningen for sonden 62 over seddelen 20.

En NAND port 582 har en første inngangsklemme koblet til utgangsklemmen for NAND porten 574 °g en annen inngangsklemme koblet over en klemme 1022 med tidsanordningen for å motta "tid 1" signalet. En NAND port 584 har en første inngangsklemme koblet til utgangsklemmen for en inverter 58O og en annen inngangsklemme koblet over klemmen 1022 med tidsanordningen for å motta "tid 1" signalet. NAND porten 586 har en første inngangsklemme koblet til utgangsklemmen for NAND porten 582 og en annen inngangsklemme koblet til utgangsklemmen for NAND porten 5^4• Når derfor enten NAND porten 582 eller 584 har inngangssignaler på begge sine respektive inngangsklemmer som er innstilt ved et logisk nivå "ln, vil utgangsklemmen for denne NAND port være ved et logisk nivå "'0",og utgangsklemmen 1024 for NAND porten ^ >86 vil da være ved et logisk nivå ,<r>l'<*>o Signalet på utgangsklemmen 1024 for NAND porten 586 kalles "'registrer tid" signalet, og det er koplet til tidsinngangsklemmen for flip-floppene for utgangsregisteret 148 .på fig. 15A og 15B.

Claims (5)

1. Apparat for avlesning av et registreringsmedium som er forsynt med registreringer i form av en rekke tilhverandre grensende indikeringer med en farve som er forskjellig fra den neste indikering i avlesningsretningen, hvor hver overgang mellom tilhverandre grensende indikeringer representerer et binært siffer, karakterisert ved en avsokningskrets (115) med to inngangsklemmer som' tilfores signaler som inneholder farveinformasjon fra mediet, og med tre utgangsklemmer som hver leverer et binært signal som representerer en farve, en dekodingskrets (126) med tre inngangsklemmer som er forbundet med hver sin av de tre utgangsklemmer og omfatter tre lagringsinnretninger (210,214,218) som med hver sin inngangsklemme er forbundet på sådan måte at ved avlesning av en indikering lagres et signal på en av inngangsklemmene i den tilhorende lagringsinnretning inntil et signal på en annen av inngangsklemmene blir lagset i sin tilhorende lagringsinnretning, samt en portkretskopling (226,238, 258,262) som er forbundet med lagringsinnretningene for å levere et utgangssignal i binær form svarende til data som representeres av overgangene på mediet.

2. Apparat ifolge krav 1, karakterisert ved en tidspulsgenerator (127) og en programteller (400) som mates frem i samsvar med tidspulsene fra generatoren, en lagringsinnretning

(130) i hvilken utgangssignalene fra portkretskoplingen lagres, og et skyveregister (134) med et antall trinn som svarer til program-tellerens kapasitet og som skyves av tidspulsene.

3. Apparat ifolge krav 2, karakterisert ved en detektor (138) som leverer et utgangssignal når alle data som er registrert på mediet, er avlest og starter en sammenligningskrets (147) som sammenligner den del av de i lagringsinnretningen (130) lagrede data som gjelder storrelseskoden med en del av innholdet' i programtelleren (400), idet utgangssignalet fra sammenligningskretsen styrer uttak av data fra skyvereigsteret f 134) til' et utgangsregister (148).

4. Apparat ifolge krav 3, karakterisert ved at detektoren (I38) omfatter en forste teller (310) som mates frem av pulser med en forste repetisjonsfrekvens, og en andre teller (318) som mates frem av pulser med en lavere repetisjonsfrekvens, idet innholdet i den forste teller tilfores i komplementær form til den andre teller i samsvar med detektering av en overgang på mediet, og utgangen fra trinnene i den andre teller er forbundet med en port-krets (324) som styrer utlevering av utgangssignalet fra detektoren.

5. Apparat ifolge et av kravene 2-43karakterisert ved at utgangen fra skyveregisteret (134) er forbundet med en paritetskontrollinnretning (146) som omfatter tellere (440, 442,444,446) som teller i modul tre, antallet binære "l'r og antallet binære "0" i et lagret ord, og en sammenligningskrets (448) som er forbundet med tellerne for å sammenligne telleverdiene i de respektive tellere. 60 Apparat ifolge et av kravene 2-5, karakterisert ved at utgangssignalene fra portkretskoplingen tilfores et bufferregister (280) som leverer data til lagringsinnretningen (130) med en repetisjonsfrekvens som styres i samsvar med tidspulsene fra tidspulsgeneratoren (127).