NL8200871A

NL8200871A - DIGITAL-ANALOGUE CONVERTER.

Info

Publication number: NL8200871A
Application number: NL8200871A
Authority: NL
Original assignee: Intersil Inc
Priority date: 1981-03-03
Filing date: 1982-03-03
Publication date: 1982-10-01
Also published as: DE3207679A1; DE3207679C2; JPS57168522A

Description

t '4 ! VO 3182 *t '4! VO 3182 *

Betr.: Digitaal-analoog omzetter.Betr .: Digital-analog converter.

De uitvinding heeft betrekking op een digitaal-analoog omzetter (DAC) en meer in het bijzonder op een monolithische digitaal-analoog omzetter, waarbij gebruik wordt gemaakt van een R-2R-keten van het ladder-type.The invention relates to a digital-analog converter (DAC) and more particularly to a monolithic digital-to-analog converter using a ladder type R-2R circuit.

5 Bij bekende ketens zijn verschillende correctieschema’s toegepast om de omzetnauwkeurigheid van digitaal-analoog omzetters te vergroten. Tot de bij deze bekende DAG’s gebruikte methoden behoren de correctie van de meer significante bits van de DAC onder gebruik van Zener dioden, metalen verbindingsqrganen, dunne-filmverbindingsorganen en dunne-filmweerstand-10 laser trimmen. Deze methoden hebben een aantal bezwaren, waaronder hoge kosten, de eis van een grote hoeveelheid oppervlak"van het plaatje bij monolithische toepassingen en het onvermogen om de inrichting opnieuw in te stellen teneinde de mate van toegepaste correctie te wijzigen.5 In known chains, various correction schemes have been applied to increase the turnover accuracy of digital-analog converters. Methods used in these known DAGs include the correction of the more significant bits of the DAC using Zener diodes, metal connectors, thin film connectors, and thin film resistor-10 laser trimming. These methods have a number of drawbacks, including high cost, the requirement of a large amount of wafer surface in monolithic applications, and the inability to reset the device to change the degree of correction applied.

Een ander type correctieschema wordt toegepast in het Amerikaanse 15 octrooischriffc 4.070.665. Bij dit stelsel worden een hoofd-DAC, een ge-heugeninrichting met slechts uitlezing (FROM) en een verdere correctie-DAC gebruikt voor het verschaffen van een zeer nauwkeurige omzetting. De omz et tings fout, welke met elke digitale ingangscode van de hoofd-DAC overeenkomt, wordt initieel bepaald. De correctie-DAC wordt gebruikt voor het 20 opwekken van een correctiesignaal, dat de fout van de hoofd-DAC condenseert. Het juiste digitale ingangssignaal voor de correctie-DAC voor elke ingangscode van de hoofd-DAC wordt vastgesteld en in de geheugeninrichting opgeslagen. Het ingangssignaal van de hoofd-DAC dient als het adres voor het geheugen. Het correctiesignaal wordt bij het uitgangssignaal van de 25 hoofd-DAC opgeteld om een meer nauwkeurig analoog-stelsel uitgangssignaal te verkrijgen. Om ervoor te zorgen, dat alle foutcorrectie in éên richting plaats vindt, wordt gebruik gemaakt van een signaalgenerator met constante verschuiving. Het uitgangssignaal van deze inrichting met constante verschuiving wordt bij de uitgangssignalen van de hoofd- en correctie-30 DAC’s opgeteld en de PR0M wordt zodanig geprogrammeerd, dat de correctie-DAC zowel het verschuivingssignaal als de fout van de hoofd-DAC compenseert.Another type of correction scheme is used in U.S. Pat. No. 4,070,665. This system uses a master DAC, a read only memory device (FROM), and a further correction DAC to provide very accurate conversion. The conversion error corresponding to each digital input code of the main DAC is initially determined. The correction DAC is used to generate a correction signal which condenses the error of the main DAC. The correct digital input for the correction DAC for each input code of the main DAC is determined and stored in the memory device. The input signal from the main DAC serves as the address for the memory. The correction signal is added to the output of the main DAC to obtain a more accurate analog system output. To ensure that all error correction is done in one direction, a constant shift signal generator is used. The output of this constant shift device is added to the outputs of the main and correction 30 DACs and the PR0M is programmed so that the correction DAC compensates for both the shift signal and the error of the main DAC.

Bij het in het bovengenoemde Amerikaanse octrooischrift beschreven stelsel wordt een correctie-DAC van vier bits gebruikt voor het verschaf-35 fen van een analoog correetiesignaal. Indien een meer nauwkeurige correc- 8200871 i * - 2 - » tie is gewenst, is een correctie-DAC met vergrote resolutie nodig. In het algemeen wordt deze’ vergrote resolutie verkregen onder gebruik van zeer nauwkeurige componenten, waardoor de moeilijkheden bij de vervaardiging toenemen en derhalve de kosten van de inrichting toenemen.In the system described in the above-mentioned U.S. Patent, a four-bit correction DAC is used to provide an analog correction signal. If a more accurate correction is required, a correction DAC with increased resolution is required. Generally, this increased resolution is obtained using high precision components, increasing manufacturing difficulties and thus increasing the cost of the device.

. 5 De uitvinding beoogt te voorzien in een zeer nauwkeurige digitaal- analoog omzetter, waarbij gebruik wordt gemaakt van een correctie-DAC en een programmeerbaar geheugen voor het leveren van een ingangssignaal aan de correctie-DAC. Een ander doel van de uitvinding is het verschaffen van een zeer nauwkeurige digitaal-analoog omzetter, waarbij in de correc-.10 tie-DAC.geen zeer nauwkeurige componenten nodig zijn. Een verder doel van de uitvinding is het verschaffen van een zeer nauwkeurige, monolithische digitaal-analoog omzetter, waarbij een minimale hoeveelheid ruimte aan plaatjes wordt gebruikt. De uitvinding beoogt voorts de eis tot een cor-rectie-DAC, welke nodig is om zowel stromen op te tellen als af te trek- 15. ken, of tot een constante-verschuivingsstroomgenerator te elimineren.. The object of the invention is to provide a highly accurate digital-analog converter, using a correction DAC and a programmable memory for supplying an input signal to the correction DAC. Another object of the invention is to provide a highly accurate digital-to-analog converter which does not require highly accurate components in the correction DAC. A further object of the invention is to provide a highly accurate, monolithic digital-to-analog converter, using a minimum amount of image space. The invention further contemplates the need for a correction DAC, which is necessary to both add and subtract currents, or to eliminate a constant shift current generator.

Deze en andere oogmerken worden volgens de uitvinding bereikt onder gebruik van een stelsel, voorzien van een correctie-DAC, die zodanig is ontworpen, dat deze een bit-tot-bit verhouding van minder dan twee verschaft in tegenstelling met het gebruik van een binaire standaard-DAC.These and other objects are achieved according to the invention using a system provided with a correction DAC designed to provide a bit-to-bit ratio of less than two as opposed to using a binary standard -DAC.

20 Door een correctie-DAC van dit type in het stelsel op te nemen,* kunnen analoge correctiewaarden met een resolutie, welke groter is dan de nauwkeurigheid van de correctie-DAC zelf, worden opgewekt. Indien gebruik werd-gemaakt van een normale,, binair gewogen DAC, zouden in het uitgangs-gebied van de DAC ruimten kunnen optreden, met het gevolg, dat bepaalde, 25 gewenste analoge correctie-uitgangssignalen niet zouden kunnen worden op- gewekt. De voor het gebruik van een niet-binaire weging wordt dit probleem opgelost.By including a correction DAC of this type in the system, analog correction values with a resolution greater than the accuracy of the correction DAC itself can be generated. If a normal binary weighted DAC were used, spaces could occur in the output area of the DAC, with the result that certain desired analog correction output signals could not be generated. The problem of using a non-binary weighting resolves this problem.

Teneinde de noodzaak tot een constante-verschuivingsgenerator of een soortgelijke inrichting te elimineren, wordt de primaire DAC zodanig 30 ontworpen, dat het uitgangssignaal daarvan steeds kleiner is dan het ideale uitgangssignaal bij een normale DAC. Deze reductie van het uitgangssignaal maakt het mogelijk, dat de door de correctie-DAC verrichte correctie steeds in één riehting plaats vindt, waardoor de noodzaak tot een correctie-DAC, die een stroom zowel kan optellen als aftrekken, of de 35 'noodzaak tot een negatieve eonstante-verschuivingsstroomgenerator, wordt geëlimineerd.In order to eliminate the need for a constant shift generator or a similar device, the primary DAC is designed such that its output signal is always smaller than the ideal output signal at a normal DAC. This reduction of the output signal allows the correction performed by the correction DAC to always take place in one direction, eliminating the need for a correction DAC, which can both add and subtract a current, or the need for a 35 '. negative constant shift current generator, is eliminated.

Aangezien de werking van het omzetstelsel over een bepaalde periode 8200871 *· * - 3 - kan veranderen., kan het gewenst zijn,de mate van correctie, die door de correctie-DAC wordt verschaft, te veranderen. Derhalve wordt volgens de uitvinding gebruik gemaakt'van een uitwishaar geheugen (EEROM), dat het· mogelijk maakt, dat correctiecodes worden uitgewist en het geheugen zo-5 danig opnieuw kan worden geprogrammeerd, dat het stelsel opnieuw wordt gecalihreerd. Een dergelijke herealibratie is niet mogelijk bij een type inrichting, dat een niet-herhaalbare correctiewerking vervult.Since the operation of the conversion system may change over a given period of 8200871 * * * 3, it may be desirable to change the amount of correction provided by the correction DAC. According to the invention, therefore, use is made of an erase memory (EEROM), which allows correction codes to be erased and the memory to be reprogrammed such that the system is recalibrated. Such re-calibration is not possible with a type of device that performs a non-repeatable correction operation.

De uitvinding zal onderstaand nader worden toegelicht onder verwijzing naar de tekening. Daarbij toont : 10 fig. 1 een elektrisch blokschema van een monolithische zee:r. nauw keurige digitaal-analoog omzetter volgens de uitvinding; fig. 2 grafische voorstellingen ter toelichting van de uitgangsge-bieden van digitaal-analoog omzetters, waarbij gebruik wordt gemaakt van binaire en niet-binaire weegschema’s; 15 fig. 3 een schema van een gedeelte van de digitaal-analoog omzetter volgens de uitvinding en verdere componenten, die zodanig zijn verbonden, dat de omzetter volgens een unipolaire modus zal werken; en fig k een schema van een gedeelte van de digitaal-analoog omzetter volgens de uitvinding en verdere componenten, die zodanig zijn verbonden, 20 dat de omzetter volgens een bipolaire modus zal worden.The invention will be explained in more detail below with reference to the drawing. In the drawing: Fig. 1 shows an electrical block diagram of a monolithic sea: r. accurate digital-analog converter according to the invention; FIG. 2 graphs illustrating the output areas of digital-to-analog converters using binary and non-binary weighting schemes; FIG. 3 is a schematic diagram of a portion of the digital-analog converter according to the invention and further components connected so that the converter will operate in a unipolar mode; and FIG. k is a schematic diagram of a portion of the digital-analog converter according to the invention and further components, which are connected such that the converter will be in a bipolar mode.

Zoals uit fig. 1 blijkt, omvat een voorkeursuitvoeringsvorm volgens de uitvinding een monolithische, geïntegreerde keten 8, welke is voorzien van een ingangsgrendel- en besturingsketensectie 10,'die uitwendige besturings-, informatie- en programmesignalen ontvangt. De ingangsgrendel-• 25 inrichtingen leveren digitale signalen, welke moeten worden omgezet, aan een primaire DAC van veertien bits, die bij de hier beschouwde uitvoeringsvorm volgens de uitvinding is voorzien van een meer significante DAC (MS-DAC) 12 van vijf bits en van het R-2R-laddertype CMOS en een minder significante DAC (LS-DAC) ih- voor negen bits van het R-2R-laddertype 30 CMOS. Het is duidelijk, dat de afmetingen van de verschillende DAC’s slechts ter illustratie zijn gegeven. De MS-DAC en LS-DAC leveren analoge uitgangsstromen aan een Iuit-knooppunt 16. Dit knooppunt is verbonden met een negatieve ingang van een uitwendige versterker 18,. welke een uitgangssignaal Tuit levert. Negatieve terugkoppeling wordt verkregen door middel 35 van een terugkoppelweerstand 20, die zich op het plaatje 8 bevindt.As can be seen from Fig. 1, a preferred embodiment of the invention comprises a monolithic integrated circuit 8, which includes an input latch and control circuit section 10, which receives external control, information and program signals. The input latches supply digital signals, which are to be converted, to a fourteen bit primary DAC, which in the present embodiment of the present invention is provided with a more significant five bit DAC (MS-DAC) 12 and the R-2R ladder type CMOS and a less significant DAC (LS-DAC) ih- for nine bits of the R-2R ladder type 30 CMOS. It is clear that the dimensions of the various DACs are given for illustrative purposes only. The MS-DAC and LS-DAC supply analog output currents to an Iout node 16. This node is connected to a negative input of an external amplifier 18. which provides an output signal Tuit. Negative feedback is obtained by means of a feedback resistor 20, which is located on the plate 8.

In verband met fouten, die door verschillende bronnen worden geïntroduceerd, kan het voorkomen, dat het door de primaire DAC geleverde 8200871 —If. —1 ; ï analoge uitgangssignaal niet precies overeenkomt met het digitale ingangssignaal. Om eventuele dergelijke fouten te·-corrigeren wordt gebruik gemaakt van een afzonderlijke correctie-DAC (C-DAC) 22 voor twaalf bits van het R-2R-laddertype CMOS. De C-DAC levert een analoog uitgangssignaal, 5 dat fouten van de MS-DAC corrigeert en in het knooppunt 16 bij de uitgangssignalen van de MS-DAC en LS-DAC.wordt opgeteld. De C-DAC ontvangt op de digitale ingang daarvan het uitgangssignaal van een uitwasbaar, programmeerbaar geheugen met slechts uitlezing (EPROM) 2b. De EPROM 2b wordt geadresseerd door het digitale ingangssignaal met vijf bits van de 10 MS-DAC. Om de vereiste mate van correctie voor elke bepaalde MS-DAC-ingangs-code te bepalen,, wordt een testreeks uitgevoerd, waarbij elke mogelijke MS-DAC-combinatie op een bepaald moment wordt ingeschakeld en het analoge uitgangssignaal van de MS-DAC wordt gemeten. De fout tussen het werkelijke en ideale MS-DAC-uit gangs signaal wordt dan bepaald en een C-DAC-ih-15. gangscode, welke een analoog uitgangssignaal levert voor het corrigeren van de MS-DAC-fout, wordt gekozen en in de EPROM 2b opgeslagen. Indien bijvoorbeeld de MS-DAC-ingangscode 10.000 overeenkomt met een ideaal uitgangssignaal van 16 V, doch de gemeten uitgangsspanning van de MS-DAC 15,85 V bedraagt, moet de C-DAC een uitgangssignaal van 0,15 V leveren om 20 de fout van. de MS-DAC te corrigeren. De digitale code van C-DAC, welke voorziet in de vereiste uitgangsspanning wan 0,15 V, wordt dan bepaald en in de EPR0M 2b opgeslagen op een plaats, overeenkomende met de 10.000 adresplaats. Wanneer derhalve een ingangssignaal 10.000 aan de MS-DAC wordt aangelegd, zal de EPR0M 2b zodanig worden geadresseerd, dat aan de 25 C-DAC de juiste correctiecode zal worden toegevoerd, waarbij de C-DAC op zijn beurt een analoog uitgangssignaal zal opwekken, dat de fout van de MS-DAC corrigeert. Op een soortgelijke wijze wordt de fout bepaald en wordt een juiste correctiecode in de EPROM 2b opgeslagen voor elke mogelijke . ingangscombinatie van de MS-DAC.Due to errors introduced by different sources, it may happen that the 8200871 -If supplied by the primary DAC. -1; ï analog output signal does not exactly match the digital input signal. To correct any such errors, a separate correction DAC (C-DAC) 22 for twelve bits of the R-2R ladder type CMOS is used. The C-DAC provides an analog output signal, 5 which corrects errors of the MS-DAC and is added in the node 16 to the output signals of the MS-DAC and LS-DAC. The C-DAC receives on its digital input the output signal from a washable, programmable memory with read-only (EPROM) 2b. The EPROM 2b is addressed by the 5-bit digital input signal from the 10 MS-DAC. To determine the amount of correction required for each particular MS-DAC input code, a test run is performed, turning on every possible MS-DAC combination at a given time and measuring the analog output signal of the MS-DAC . The error between the actual and ideal MS-DAC output signal is then determined and a C-DAC-ih-15. gait code, which provides an analog output signal for correcting the MS-DAC error, is selected and stored in the EPROM 2b. For example, if the MS-DAC input code 10,000 corresponds to an ideal output of 16 V, but the measured output voltage of the MS-DAC is 15.85 V, the C-DAC must provide an output of 0.15 V in order to correct the error. from. correct the MS-DAC. The digital code of C-DAC, which provides the required output voltage of 0.15 V, is then determined and stored in the EPR0M 2b at a location corresponding to the 10,000 address location. Therefore, when an input signal 10,000 is applied to the MS-DAC, the EPR0M 2b will be addressed such that the correct correction code will be applied to the C-DAC, the C-DAC in turn generating an analog output signal, which corrects the MS-DAC's error. In a similar manner, the error is determined and a correct correction code is stored in the EPROM 2b for every possible one. input combination of the MS-DAC.

30 Om een juiste werking te verkrijgen, moet de C-DAC een uitgangssig naal leveren, dat de fout van de MS-DAC voor elke MS-DAC-ingangscode precies opheft. De vereiste fijnheid van de correctie bepaalt de minst significante bit-(LSB) afmeting van de correctie-DAC. De grootste te verwachten fouten, welke moeten worden gecorrigeerd, bepalen het vereiste 35 volle-schaalgevicht van de C-DAC. Bij een bepaalde uitvoeringsvorm volgens de uitvinding specificeren deze beperkingen, dat een C-DAC met' een resolutie van twaalf bits wordt gebruikt. Teneinde de meest nauwkeurige 8200871 9 = - 5 - correctie te .verkrijgen, moet de C-DAC in staat. zijn. elke gewenste waar-de in het'gebied'tussen'.de LSB-afmeting daarvan en het yolle-sehaaluit-gangssignaal waarvan met een nauwkeurigheid binnen êén LSB. te verschaffen. Een wijze om aan deze eis te voldoen is gebruik te maken van een 5 gebruikelijke binair gewogen DAC met grote nauwkeurigheid als C-DAC, d.w.z. een inrichting waarin de DAC-onnauwkeurigheden kleiner zijn dan het gewicht van een LSB. Dit vereist bij de hier beschouwde uitvoeringsvorm volgens de uitvinding een zeer nauwkeurige DAC met twaalf bits met dienovereenkomstig hoge kosten. De uitvinding beoogt het vereiste correctiege-10 bied te verschaffen zonder dat gebruik wordt gemaakt van een zeer nauwkeurige C-DAC.30 To obtain correct operation, the C-DAC must provide an output signal that precisely corrects the MS-DAC's error for each MS-DAC input code. The required fineness of the correction determines the least significant bit (LSB) size of the correction DAC. The largest expected errors, which need to be corrected, determine the required full-scale view of the C-DAC. In a particular embodiment of the invention, these limitations specify that a C-DAC with twelve-bit resolution is used. In order to obtain the most accurate 8200871 9 = -5 correction, the C-DAC must be able to. to be. any desired value in the range between the LSB size thereof and the yolle signal output signal of which with an accuracy within one LSB. to provide. One way to meet this requirement is to use a conventional binary weighted DAC with high accuracy as C-DAC, i.e., a device in which the DAC inaccuracies are less than the weight of an LSB. In the embodiment of the invention contemplated here, this requires a highly accurate twelve bit DAC with correspondingly high cost. The object of the invention is to provide the required correction range without using a very accurate C-DAC.

Bij een gebruikelijke binaire DAC is elke volgende bit precies de helft van de afmetingen van de voorafgaande bit. Derhalve is de som van alle bits, lager dan een bepaald bit, in gewicht gelijk aan die bit minus 15'. éên LSB-gewicht. Zo kunnen bijvoorbeeld in een stelsel met tien bits de relatieve bitwegingen 512, 256, 128, 6b, 32, 16, 8, k, 2 en 1 zijn. De som van de eerste vijf bits is gelijk aan de zesde bit minus 1: 1 +2+^+8+ 16 * 32-1.In a conventional binary DAC, each subsequent bit is exactly half the size of the previous bit. Therefore, the sum of all bits, less than a given bit, is equal in weight to that bit minus 15 '. one LSB weight. For example, in a ten bit system, the relative bit weights may be 512, 256, 128, 6b, 32, 16, 8, k, 2, and 1. The sum of the first five bits equals the sixth bit minus 1: 1 +2 + ^ + 8+ 16 * 32-1.

Opeenvolgende analoge waarden worden verkregen door êên bit op te 20 tellen bij de ingangscode (bijvoorbeeld 111 voor een uitgang van 7 en 111 + 1 = 1000 voor een uitgang van 8). Zolang als de DAC-onnauwkeurigheden kleiner zijn dan het gewicht van een LSB, kan een analoog uitgangssignaal overal binnen het gebied van êén LSB tot het volle schaaluitgangssignaal met een resolutie van een LSB worden verschaft. Dit zal evenwel niet het 25 geval zijn indien de DAC-onnauwkeurigheden vergelijkbaar zijn met of groter zijn dan het gewicht van een LSB. Indien bijvoorbeeld de grootste DAC-fouten gelijk zijn aan achtmaal het gewicht van een LSB, kan het analoge uitgangssignaal, overeenkomende met de som van alle bits, kleiner dan een bepaalde bit, negen LSB’s minder dan die bit zijn. Deze onnauwkeurigheden 30 leiden tot mogelijke tussenruimten in het DAC-uitgangsgebied. Bij wijze van voorbeeld wordt aangenomen, dat de correctie-DAC werkelijke bituit-gangssignalen levert, als aangegeven in de onderstaande tabel 1.Consecutive analog values are obtained by adding one bit to the input code (eg 111 for an output of 7 and 111 + 1 = 1000 for an output of 8). As long as the DAC inaccuracies are less than the weight of an LSB, an analog output signal can be provided anywhere within the range from one LSB to the full scale output with a resolution of an LSB. However, this will not be the case if the DAC inaccuracies are comparable to or greater than the weight of an LSB. For example, if the largest DAC errors are equal to eight times the weight of an LSB, the analog output signal, corresponding to the sum of all bits less than a given bit, may be nine LSBs less than that bit. These inaccuracies lead to possible gaps in the DAC output area. By way of example, it is assumed that the correction DAC provides actual bit output signals, as indicated in Table 1 below.

8200871 ; v - 6 - TABEL 18200871; v - 6 - TABLE 1

Binair DAC-uitgangssignaalBinary DAC output signal

Bit Ideaal uitgangssignaal Werkelijk uitgangssignaal (typerend) 1 2° = 1. 1,013.Bit Ideal output signal Actual output signal (typical) 1 2 ° = 1. 1.013.

5 2 21 = 2 2,035 3 22 - b 3,920 U 23 = 8 8,26b 5 2k = 16. 15,515· 6 25 « 32 30,723 c 10 7 .2° = 6¼ 67,202 8 2T = 12g 131,0305 2 21 = 2 2,035 3 22 - b 3,920 U 23 = 8 8,26b 5 2k = 16 15,515 · 6 25 «32 30,723 c 10 7 .2 ° = 6¼ 67,202 8 2T = 12g 131,030

In verband met de onnauwkeurigheden tussen de werkelijke en ideale hituitgangssignalen, zal het voor de DAC onmogelijk zijn bepaalde uitgangssignalen te leveren. Indien een correctiewaarde van 6b door de C-DAC 15 moet worden verschaft, zal bit 7 worden geactiveerd, d.w.z., dat het digitale ingangssignaal 1.000.000 is. In verband met de onnauwkeurigheid van de DAC zal het werkelijke uitgangssignaal echter 67,202 in plaats van de gewenste 6b zijn. Het gewenste uitgangssignaal van 6b kan niet worden verkregen door een andere combinatie van bits te activeren, aangezien 20 een ingangssignaal van 111111 slechts leidt tot een uitgangssignaal van 61,1*7 (&e som van de bits 1 tot 6). Derhalve zal in het uitgangsgebied C-DAC een ruimte aanwezig zijn tussen 61en 67,202, overeenkomende met de overgang tussen een binair ingangssignaal van 111111 en 1.000.000.Due to the inaccuracies between the actual and ideal hit output signals, it will be impossible for the DAC to provide certain output signals. If a correction value of 6b is to be provided by the C-DAC 15, bit 7 will be activated, i.e. the digital input signal will be 1,000,000. However, due to the inaccuracy of the DAC, the actual output signal will be 67.202 instead of the desired 6b. The desired output signal of 6b cannot be obtained by activating another combination of bits, since an input signal of 111111 only leads to an output signal of 61.1 * 7 (& sum of bits 1 to 6). Therefore, in the output region C-DAC there will be a space between 61 and 67,202, corresponding to the transition between a binary input signal of 111111 and 1,000,000.

D.w.z., dat het onmogelijk is een werkelijk uitgangssignaal te verschaf-25 fen, dat ergens tussen 61, bj en 67,202 is gelegen. Soortgelijke tussenruimten doen zich over het gehele uitgangsgebied van de DAC voor.That is, it is impossible to provide an actual output signal somewhere between 61, bj and 67,202. Similar gaps occur across the entire exit area of the DAC.

Volgens de uitvinding wordt gebruik gemaakt van een C-DAC, die geen ruimten in het uitgangsgebied vertoont, ondanks het feit, dat onnauwkeurigheden groter kunnen zijn dan het gewicht van een LSB. Zoals reeds is 30 vermeld, is bij een normale binaire DAC de nominale waarde van elke bit precies het dubbele van die van de voorafgaande bit. Volgens de uitvinding wordt gebruik gemaakt van een C-DAC, waarin elke volgende bit iets kleiner is dan het dubbele van de waarde van het voorafgaande bit. Indien de bits bijvoorbeeld zijn gerelateerd met een factor 1,8 in plaats van 2, 35 zullen de ideale uitgangswaarden voor elke bit die zijn, welke men vindt 8200871 O 4 - 7 - in de onder staande tabel 2. Daarin zijn tevens de typerende uitgangswaarden tengevolge van DAC-onnauwkeurigheden aangegeven.According to the invention, use is made of a C-DAC, which does not exhibit spaces in the output region, despite the fact that inaccuracies may be greater than the weight of an LSB. As already mentioned, in a normal binary DAC, the nominal value of each bit is exactly double that of the previous bit. According to the invention, use is made of a C-DAC, in which each subsequent bit is slightly smaller than twice the value of the previous bit. For example, if the bits are related by a factor of 1.8 instead of 2.35, the ideal output values for each bit will be those found in Table 2 below 8200871 O 4 - 7, which also includes the typical output values. indicated due to DAC inaccuracies.

TABEL 2TABLE 2

Niet-binair (f,8) DAC-uitgangssignaal 5 Bit Ideaal uitgangssignaal Ferkelijk uitgangssignaal ... ..........(typerend) 1 1,8 0 = 1 . 0,9T1 2 1,8 1 = 1.8 1,810 3 1,8 2 = 3,2k 3,157 k 1,8 3. = 5,83 5,892 IQ. 5 1,8 ^ =10,50 10.121 6 1,8 5 * 18,90 IT,955 7 1,8 6 = 3fc,01 36,503 8 1,8 T =61,22 6^,12^Non-binary (f, 8) DAC output signal 5 Bit Ideal output signal Effective output signal ... .......... (typical) 1 1.8 0 = 1. 0.9T1 2 1.8 1 = 1.8 1.810 3 1.8 2 = 3.2k 3.157k 1.8 3. = 5.83 5.892 IQ. 5 1.8 ^ = 10.50 10,121 6 1.8 5 * 18.90 IT, 955 7 1.8 6 = 3fc, 01 36.503 8 1.8 T = 61.22 6 ^, 12 ^

In tegenstelling met een binaire DAC zullen onnauwkeurigheden in de 75 niet-binaire DAC niet tot tussenruimten in het uitgangsgebied leiden. Aangenomen wordt, dat een analoog correctie-uitgangssignaal van 3^ gewenst is. Indien de C-DAC ideaal was, zou bit 7 worden geactiveerd, d.w.z. zou een ingangseode van 7 bits van 1.000.000 worden verschaft en zou het analoge uitgangssignaal gelijk zijn aan 3^,01. Bij het beschouwde voor-20 beeld zou de werkelijke uitgangswaarde evenwel 36,503 zijn en zou geen nauwkeurige correctie worden verkregen. Tengevolge van de niet-binaire weging van de C-DAC kan evenwel een uitgangssignaal, dat dichter bij de gewenste waarde van 3^ is gelegen, worden verkregen door een ingangseode van zes bits van 111.000 te verschaffen, welke leidt tot een uitgangssignaal 25 van 17,955 + 10,121 + 5,892 = 33,968.Unlike a binary DAC, inaccuracies in the 75 non-binary DAC will not lead to gaps in the output region. It is assumed that an analog correction output signal of 3 ^ is desired. If the C-DAC was ideal, bit 7 would be enabled, i.e. a 7 bit input code of 1,000,000 would be provided and the analog output would be 3, 0.01. However, in the example considered, the actual baseline would be 36.503 and no accurate correction would be obtained. However, due to the non-binary weighting of the C-DAC, an output closer to the desired value of 3 ^ can be obtained by providing a six-bit input code of 111,000 resulting in an output of 17.955 + 10,121 + 5,892 = 33,968.

De belangrijke eigenschap van de bovenbesproken niet-binaire C-DAC is, dat deze overlappende uitgangssignalen bezit, aangezien de som van alle bits voorbij een bepaalde bit groter is dan die bit. De uitgangssignalen "overlappen” elkaar, omdat, wanneer het digitale ingangssignaal toeneemt, 30 het analoge uitgangssignaal in sommige punten in werkelijkheid afneemt (zo levert bijvoorbeeld een ingangssignaal 10.000 een analoog uitgangssignaal, dat kleiner is dan dat, verschaft door een ingangssignaal 1111).The important feature of the non-binary C-DAC discussed above is that it has overlapping output signals, since the sum of all bits beyond a certain bit is greater than that bit. The output signals "overlap" because, as the digital input signal increases, the analog output signal actually decreases at some points (for example, an input signal 10,000 provides an analog output signal smaller than that provided by an input signal 1111).

Dit is niet het geval bij een binair stelsel, waar de optelling van êên bit steeds leidt tot een optelling van een analoge waarde één bij het uit-35 gangssignaal (wanneer wordt aangenomen, dat er geen onnauwkeurigheden zijn).This is not the case with a binary system, where the addition of one bit always results in an addition of an analog value one to the output signal (assuming that there are no inaccuracies).

8200871 - 8 -8200871 - 8 -

Een verlijking ran de uitgangsgebieden voor rerschillende ingangs-codes yoor binaire en niet-binaire DAC!s is in de onderstaande tabel 3 en in fig. 2 aangegeven.A comparison of the output areas for different input codes for binary and non-binary DACs is shown in Table 3 below and in Figure 2.

TABEL 3TABLE 3

Nummer Digitaal Analoog Analoog uit- 5 van ingangscode- ingangsge- gangsge- bits gebied bied roor biet voor ................. .binair ..niet-binair (1,8) 1 . 0-1 . 0-1 0-1 2 10-li: 2-3 1,8-2,8 3 100-111· 4-7 3,24-6,04 4 1000-1111' 8-15 5,83-11 ,87 io 5 ' 10000-11111 16-31 10,50-22,37 6 100000-111111 32-63 18,90-41,27 7 1000000-1111111 64-127 34,01-75,38 8 10000000-11111111 128-255 61,22-136,50 9 100000000-111111111 256-611 110,20-246,70 15 10. 1000000000-1111111111 612-1023 198,36-445,06 11. 70000000000-11111111111 1024-2047 357,05-802,11 12 100000000000-111111111111 2048-4095 642,68-1444,79Number Digital Analog Analog Out 5 of Input Code Input Input Bits Area Provide Noise for .................. Binary ..non-binary (1,8) 1 . 0-1. 0-1 0-1 2 10-li: 2-3 1.8-2.8 3 100-1114-7 3.24-6.04 4 1000-1111 '8-15 5.83-11, 87 io 5 '10000-11111 16-31 10.50-22.37 6 100000-111111 32-63 18.90-41.27 7 1000000-1111111 64-127 34.01-75.38 8 10000000-11111111 128 -255 61.22-136.50 9 100000000-111111111 256-611 110.20-246.70 15 10. 1000000000-1111111111 612-1023 198.36-445.06 11. 70000000000-11111111111 1024-2047 357.05 -802.11 12 100000000000-111111111111 2048-4095 642.68-1444.79

Zoals uit tabel 3 en fig. 2 blijkt, beeft de niet-binaire DAC een overlappend uitgangsgebied, terwijl de binaire DAC dit niet beeft. In 20 verband met de niet-overlapping bij de binaire DAC kunnen onnauwkeurigheden leiden tot tussenruimten in het uitgangsgebied en kan het bijvoorbeeld niet mogelijk zijn een gewenst uitgangssignaal met minder dan iên bit resolutie te verschaffen. Indien een niet-binaire C-DAC, waarin de bitweging zodanig is gekozen, dat de mate van overlapping in een niet-binaire C-DAC 25 groter is dan de grootste DAC-fout, wordt gebruikt, treden dergelijke tussenruimten niet op in het C-DAC-uitgangssignaal. Zelfs, ofschoon DAC-onnauwkeurigheden kunnen beletten, dat analoge uitgangssignalen 34 of 35 door de C-DAC van tabel 2 met een ingangscode van zeven bits worden opgewekt, kan een dergelijk uitgangssignaal nog steeds worden opgewekt met een 30 ingangscode van zes bits. Bij de beschouwde uitvoeringsvorm volgens de uitvinding wordt gebruik gemaakt van een C-DAC met een resolutie van twaalf bits met een nauwkeurigheid van acht bits (een maximale fout van 16 LSB’s).As can be seen from Table 3 and Figure 2, the non-binary DAC trembles an overlapping output region, while the binary DAC does not tremble. Due to the non-overlapping in the binary DAC, inaccuracies can lead to gaps in the output area and it may not be possible, for example, to provide a desired output signal with less than one bit resolution. If a non-binary C-DAC, in which the bit weighting is selected such that the amount of overlap in a non-binary C-DAC 25 is greater than the largest DAC error, such gaps do not occur in the C -DAC output signal. Even though DAC inaccuracies may prevent analog outputs 34 or 35 from being generated by the C-DAC of Table 2 with a seven-bit input code, such an output can still be generated with a six-bit input code. The embodiment according to the invention uses a C-DAC with a resolution of twelve bits with an accuracy of eight bits (a maximum error of 16 LSBs).

Door een niet-binair weegstelsel te gebruiken kan de C-DAC nauwkeurige correctiewaarden ondanks de onnauwkeurigheid daarvan verschaf- 8200871 3 5- - 9 - - . · fen. Tijdens het bedrijf zal, vanneer de fout yan de MS-DAC eenmaal is bepaald, een ingangscode voor de C-DAC, welke vóórziet in een werkelijk analoog uitgangs signaal, dat de fout van de MS-DAC het best opheft, in de EPROM. 2b vorden opgeslagen. Door gebruik te maken van de beschreven 5 niet-binaire C-DAC, kunnen goedkope en minder nauwkeurige componenten vorden gebruikt, terwijl toch een nauwkeurige correctie wordt verkregen.Using a non-binary scale, the C-DAC can provide accurate correction values despite its inaccuracy. 8200871 3 5- - 9 - -. Fen. During operation, once the error of the MS-DAC has been determined, an input code for the C-DAC, which provides a true analog output signal, which will best eliminate the error of the MS-DAC, will be in the EPROM. 2b are stored. By using the described non-binary C-DAC, inexpensive and less accurate components can be used while still obtaining an accurate correction.

Zoals uit fig. 1 blijkt, worden naast de C-DAC 22 en de EPROM 2b een afzonderlijke versterkingscorrectie-DAC 26 van zes bits en EPROM 28 gebruikt om een eventuele onjuiste aanpassing tussen de MS-DAC en de LS-10 DAC te corrigeren, d.v.z. een versterkingsfout voor de volle schaal in de LS-DAC te corrigeren. Met uitzondering van de versterker 18 worden alle in fig. 1 afgebeelde onderdelen op het plaatje 8 ondergebracht. De versterkingscorrectie-DAC 26 is met de terugkoppelveerstand 20 bij de referentiespanningsingang daarvan via een lijn 30 verbonden. Een gedeelte 15. van de stroom over de terugkoppelveerstand 20 zal derhalve worden afgeleid naar de versterkingscorrectie-DAC 26. Deze stroom wordt daarna of naar aarde gevoerd 3f naar de uitgang van de versterkingscorrectie-DAC en terug naar de Iuit-lijn. De ingangscode voor de versterkingscorrectie-.DAC 26 bepaalt welk gedeelte van de terugkoppëlstroom naar aarde wordt 20 gevoerd. Bij de hier beschouwde uitvoeringsvorm volgens de uitvinding wordt de versterkingscorrectie-DAC 26 bestuurd door een enkel PROM-voord uit de EPROM 28, die steeds in normaal bedrijf wordt gekozen. Deze correc-tiemethode elimineert de noodzaak tot een type uitwendige versterkings-instelling en maakt het mogelijk, dat door de temperatuur geïnduceerde 25 versterkingsverschuivingen door een juiste schaalwerking van de inrichting tot een bijzonder laag niveau worden gereduceerd. De versterkingscorrectie-DAC varieert op een doeltreffende wijze de waarde van de terugkoppelveerstand door de mate van stroom, die naar de Iuit-lijn wordt teruggevoerd, te regelen. Door de hoeveelheid stroom, welke naar aarde wordt 30 afgeleid, te vergroten, wordt de effectieve terugkoppelweerstandswaarde vergroot.As shown in Figure 1, in addition to C-DAC 22 and EPROM 2b, a separate six-bit gain correction DAC 26 and EPROM 28 are used to correct any incorrect adjustment between the MS-DAC and the LS-10 DAC, dvz correct a gain error for the full scale in the LS-DAC. With the exception of amplifier 18, all parts shown in Fig. 1 are accommodated on plate 8. The gain correction DAC 26 is connected to the feedback spring 20 at its reference voltage input via a line 30. Therefore, a portion 15. of the current across the feedback spring 20 will be diverted to the gain correction DAC 26. This current is then either fed to ground 3f to the output of the gain correction DAC and back to the I line. The input code for the gain correction DAC 26 determines which portion of the feedback current is fed to ground. In the embodiment of the invention considered here, the gain correction DAC 26 is controlled by a single PROM advantage from the EPROM 28, which is always selected in normal operation. This correction method eliminates the need for some type of external gain adjustment and allows temperature-induced gain shifts to be reduced to a particularly low level by proper scaling of the device. The gain correction DAC effectively varies the value of the feedback resistor by controlling the amount of current returned to the Iuit line. By increasing the amount of current diverted to ground, the effective feedback resistance value is increased.

De MS-DAC 12 verschilt op twee wijzen van de gebruikelijke CMOS DAC’s. In de eerste plaats is het uitgangssignaal van de MS-DAC opzettelijk verlaagd ten opzichte van dat van de LS-DAC, zodat het steeds minder 35 is dan het ideale uitgangssignaal. Het resultaat hiervan is, dat de vereiste correctie steeds een extra positieve stroom is, die door de C-DAC wordt geleverd. Door het verlagen van de MS-DAC wordt de noodzaak tot 8200871 - 10 - een C-DAC, die een stroom zowel kan aftrekken, als-optellen, geëlimineerd en is ook geen negat i eve-c onst ant e-ver s chuivings stroomg ener at or nodig.The MS-DAC 12 differs in two ways from the usual CMOS DACs. First, the output of the MS-DAC has been deliberately lowered relative to that of the LS-DAC, so that it is increasingly less than the ideal output. The result of this is that the required correction is always an additional positive current supplied by the C-DAC. By lowering the MS-DAC, the need for a C-DAC, which can both subtract and add a current, is eliminated to 8200871 - 10, and there is also no negativity. ener at or needed.

De reductie geschiedt door de R-2R-weerstandswaarden van de MS-DAC zodanig te kiezen, dat het MS-DAC-uitgangssignaal iets lager ligt dan het 5 ideale uitgangssignaal daarvan. De C-DAC compenseert derhalve zowel am-zetfouten als de opzettelijke reduetie van de MS-DAC.The reduction is effected by choosing the R-2R resistance values of the MS-DAC such that the MS-DAC output signal is slightly lower than its ideal output signal. The C-DAC therefore compensates for am-typesetting errors as well as the intentional reduction of the MS-DAC.

De tweede wijze, waarop de MS-DAC van de gebruikelijke DAC's verschilt, ligt in de wijze waarop een bipolaire of verschoven binaire werking wordt vereenvoudigd. Bij een normale unipolaire binaire werking 10'. zal het analoge uitgangssignaal van een DAC variëren tussen nul voor een digitaal ingangssignaal met alleen nullen tot een maximum voor een diti-taal ingangssignaal van alleen enen. Bij bipolaire werking zal het analoge uitgangssignaal variëren tussen een maximale negatieve spanning en een maximale positieve spanning in plaats van toe te nemen van nul in een 15. enkele richting. Bij de gebruikelijke DAC’s vereist een bipolaire werking het gebruik van uitwendige weerstanden en extra instellingen. De MS-DAC-constructie volgens de uitvinding elimineert de noodzaak tot eventuele uitwendige weerstanden of instellingen. Zoals uit fig. 3 en ^ blijkt, is de MS-DAC een DAC van het R-2R-laddertype, waarin de meest-significante 20 bit 3^ van de lagere bits is gescheiden en een afzonderlijke referentie-spanningsverbinding bij VRM aanwezig is. De referentiespanningsverbinding voor lagere bits geschiedt bij VRL. Voor een unipolaire werking worden VRM en VRL beide verbonden met een referentiespanning VREF, als aangegeven in fig. 3* De referentiespaiming zal derhalve voor de meest significante 25 bit dezelfde zijn als voor de resterende bits. Men verkrijgt een bipolaire werking door de referentiespanning voor de meest significante bit (d.w.z. de aan VRM aangelegde spanning) precies gelijk te maken aan het negatieve van de spanning voor de resterende bits (d.w.z. de aan VRL aangelegde spanning). Wanneer dit het geval is, leidt het inschakelen van de meest 30 significante bit tot een -(volle schaal) uitgangssignaal en het inschakelen van alle bits onder de meest significante bit tot een +(volle schaal -1 LSB)-uitgangssignaal. Deze uitgangsoverdrachtsfunctie komt overeen met de normaal toegepaste 2-complementmethode van bipolaire nummering. Het gewenste spanningsniveau bij VRM wordt verkregen door de referentiespanning 35 aan VRL aan te leggen en een'versterker 36 met VRM en RIWV te verbinden, als aangegeven in fig. k. Weerstanden 38 en h-0 met gelijke waarde worden tussen VRL en RIHV aan respectievelijk VRL en RIRV verbonden. De inrich- 8200871 - 1T - ting met de spanningsrefferentie VRREF, de versterker 3 6 en de weerstanden 38 en 4o omvatten eeh"eenvoudige spanningsomkeerinriehting, waarin VRM --(VRL jcRI /R2) = - TEL. Derhalve worden de gewenste referent ie spanningen op een eenvoudige wijze verkregen.door de versterker 36 met het plaatje 5 hij VEM en RIETV te verbinden zonder dat verdere uitwendige weerstanden of instellingen nodig zijn. De keten maakt het mogelijk, dat fouten op de gebruikelijke wijze door de C-DAC 22 worden gecorrigeerd. De fouten, welke worden veroorzaakt door een onjuiste aanpassing tussen de weerstanden 38 en l+Oj worden eveneens gecorrigeerd, waardoor de noodzaak tot een uit- 10. vendige instelling wordt geëlimineerd. .The second way in which the MS-DAC differs from the conventional DACs is in the way in which bipolar or shifted binary operation is simplified. In normal unipolar binary operation 10 '. the analog output signal of a DAC will range from zero for a digital input signal with only zeros to a maximum for a digital input signal of only ones. In bipolar operation, the analog output signal will vary between a maximum negative voltage and a maximum positive voltage instead of increasing from zero in a single direction. With conventional DACs, bipolar operation requires the use of external resistors and additional settings. The MS-DAC construction of the invention eliminates the need for any external resistances or settings. As can be seen from FIGS. 3 and 1, the MS-DAC is an R-2R ladder type DAC, in which the most significant 20 bits are separated from the lower bits and a separate reference voltage connection is present at VRM. The reference voltage link for lower bits is made at VRL. For unipolar operation, VRM and VRL are both connected to a reference voltage VREF, as shown in Fig. 3 * The reference spacing will therefore be the same for the most significant 25 bits as for the remaining bits. Bipolar operation is obtained by making the reference voltage for the most significant bit (i.e., the voltage applied to VRM) exactly equal to the negative of the voltage for the remaining bits (i.e., the voltage applied to VRL). When this is the case, turning on the most significant bit results in a - (full scale) output signal and turning on all bits below the most significant bit results in a + (full scale -1 LSB) output. This output transfer function corresponds to the normal 2-complement method of bipolar numbering. The desired voltage level at VRM is obtained by applying the reference voltage 35 to VRL and connecting an amplifier 36 to VRM and RIWV, as shown in FIG. Equivalent resistors 38 and h-0 are connected between VRL and RIHV to VRL and RIRV, respectively. The device with the voltage efficiency VRREF, the amplifier 36, and the resistors 38 and 40 comprise a simple voltage reversal device in which VRM - (VRL jcRI / R2) = TEL. Therefore, the desired reference voltages are obtained in a simple manner by connecting the amplifier 36 to the plate 5 he VEM and RIETV without the need for further external resistances or adjustments The circuit allows errors to be corrected in the usual manner by the C-DAC 22. The errors caused by an incorrect adjustment between resistors 38 and 1 + Oj are also corrected, thereby eliminating the need for an excessive adjustment.

Zoals aangegeven in fig. 3 en U, omvat de versterkingscorrectie-DAC 26 een DAC k2 van het R-2R-laddertype, welke zich bij de MS-DAC 12' bevindt. De terugkoppelweerstand 20 volgens fig. 1 omvat twee gescheiden weerstanden 20a en 20b voor bipolaire werking. Voor een unipolaire wer-15 king wordt de schakelaar bh beïnvloed om de weerstanden k6 en U8 parallel aan de weerstanden 20a en 20b te verbinden, waardoor de terugkoppelweer-stand van de keten wordt gehalveerd en de uitgangszwaai wordt verkleind.As shown in FIGS. 3 and U, the gain correction DAC 26 includes an R-2R ladder type DAC k2 located at the MS-DAC 12 '. The feedback resistor 20 of FIG. 1 includes two separate resistors 20a and 20b for bipolar operation. For unipolar operation, the switch bh is influenced to connect resistors k6 and u8 in parallel with resistors 20a and 20b, halving the circuit feedback resistance and reducing the output swing.

De schakelaar W wordt bestuurd door een zevende bit, die in de EROM 28 is opgeslagen.The switch W is controlled by a seventh bit, which is stored in the EROM 28.

20 Resumerende heeft de uitvinding betrekking op een zeer nauwkeurige digitaal-analoog omzetter, waarbij gebruik wordt gemaakt van een primaire DAC (bestaande uit een afzonderlijke MS-DAC en LS-DAC bij de hier beschouwde uitvoeringsvorm), waarvan het uitgangssignaal wordt gecorrigeerd door middel van een EPROM-bestuurde correctie-DAC. Een onjuiste verster-25 kingsaanpassing tussen de MS-DAC en LS-DAC wordt gecorrigeerd door een afzonderlijke EPROM-bestuurde versterkingscorrectie-DAC, die op een doeltreffende wijze de waarde van de terugkoppelweerstand van de inrichting modifieert. Teneinde de meest nauwkeurige correctie te verkrijgen, wordt . bij de correetie-DAC gebruik gemaakt van een niet-binaire bitweging met 30 een bit-tot-bitverhouding van minder dan twee. Het uitgangssignaal van de MS-DAC wordt gereduceerd, zodat de vereiste correctie steeds een positieve stroom is, waardoor de noodzaak tot een constante-versehuivingsgene-rator wordt geëlimineerd. Weerstanden, die voor een bipolaire werking nodig zijn, bevinden zich op het plaatje en men verkrijgt een bipolaire 35 werking op een eenvoudige wijze door met het plaatje een. uitwendige versterker te verbinden.In summary, the invention relates to a highly accurate digital-analog converter using a primary DAC (consisting of a separate MS-DAC and LS-DAC in the embodiment considered here), the output of which is corrected by an EPROM-controlled correction DAC. An incorrect gain adjustment between the MS-DAC and LS-DAC is corrected by a separate EPROM-controlled gain correction DAC, which effectively modifies the value of the feedback resistance of the device. In order to obtain the most accurate correction,. the correction DAC used a non-binary bit weighting with a bit-to-bit ratio of less than two. The output of the MS-DAC is reduced so that the required correction is always a positive current, eliminating the need for a constant shift generator. Resistors necessary for bipolar operation are provided on the wafer and bipolar operation is obtained in a simple manner by using the wafer one. external amplifier.

Het is duidelijk, dat binnen het kader van de uitvinding wijzigingen 8200871 - 12.- mogelijk zijn. Zo kan, ofsckoon.de uitvinding is beschreven voor een monolithische keten de uitvinding ook worden toegepast bij hybride- en andere niet-monolithische toepassingen.It is clear that within the scope of the invention modifications 8200871-12 are possible. Thus, the invention has been described for a monolithic chain, the invention can also be used in hybrid and other non-monolithic applications.

82008718200871

Claims

2 ·. Digital-to-analog converter according to claim 1, characterized in that the primary digital-to-analog converter comprises a more significant digital-to-analog converter and a less significant digital-20 converter to convert the more significant and less significant bits of a digital input signal, respectively. the input signal for the more significant digital-to-analog converter also serves as the address for the programmable memory. 3- - Digital-analog converter according to claim 2, characterized by a digital-analog gain converter for supplying an analog output signal, which has an incorrect adjustment between the output signals of the most significant digital-analog converter and the less significant digital-analog converter corrects. The digital-analog converter according to claim 3, characterized by a second programmable memory which supplies a digital input signal to the digital-analog gain correction converter.

Digital-analog converter according to claim L, characterized in that the second programmable memory supplies a single digital input signal to the digital-analog gain correction converter independent of the value of the digital input signal for digital-analog main converter. 8200871-1U. -

6. Digital-analog converter according to claim k or 5, characterized by a feedback resistor connected to the outputs of the digital-analog main and correction converters, which feedback resistor is also connected to the digital-analog gain correction converter 5 bonds, the latter controlling the effective value of the feedback resistor. The digital-analog converter according to claim 6, characterized in that, the more significant digital-analog converter, the less significant digital-analog converter, the digital-analog correction converter and the '10 digital-analog gain correction converter each have a R-2R ladder type converter.

Digital-analog converter according to claim 2, characterized in that the output signal of the more significant digital-analog converter is reduced compared to the output signal of the less signi-15. ficante 'digital-analog converter, so that the correction supplied by the digital-analog correction converter always takes place in one direction.

Monolithic digital-analog converter according to claim 1, characterized in that the primary digital-analog converter comprises an R-2R ladder type converter, the monolithic digital-analog converter further comprising first and second series-connected resistors located between the most significant bit of the primary digital-analog converter and the remaining bits of the primary digital-analog converter, providing bipolar operation without the need to connect external resistors.

High precision digital-to-analog converter characterized by a primary digital-to-analog converter with a more significant R-2R ladder type converter for de-biting the more significant bits of a digital input code and a less significant R-2 converter 2R ladder type for converting the remaining bits of a digital input code, the values of the resistors of the more significant converter relative to the resistors of the less significant converter being such that the analog output of the more significant converter With respect to the analog output signal of the less significant converter, a digital-analog correction converter is provided to provide an analog output signal which is added to the outputs of the more significant and less significant converters in order to turnover errors of the more significant 8200871 -15 converter and the reduction of the more significant ante converter, a first programmable memory which is addressed by the digital input of the more significant converter. providing an input code to the digital-analog correct converter, whereby the digital-analog converter converts a correct output signal corresponding to each possible input signal of the more significant converter, a digital analog correction correction converter for supplying an analog output signal which corrects a gain error of the less significant converter, and a second programmable memory for supplying a digital input signal to the gain correction converter. 11 '.:. Digital-to-analog converter according to claim 10, characterized in that the digital-to-analog correction converter uses a non-binary sequence, each term of the sequence being less than twice the value of the preceding term in the series, allowing the digital-analog-correction converter to generate high-resolution correction signals, despite inaccuracies in the digital-analog-correction converter.

Digital-analog converter according to claim 10 ', characterized by a. 20. Feedback resistor connected to the output of the converter, the gain correction converter effectively varying the value of the feedback resistor to a desired value. 8200871