NL8003634A

NL8003634A - DIGITAL TO ANALOGUE POWER CONVERTER.

Info

Publication number: NL8003634A
Application number: NL8003634A
Authority: NL
Original assignee: American Micro Syst
Priority date: 1979-06-22
Filing date: 1980-06-23
Publication date: 1980-12-24
Also published as: FR2510328A1; GB2078454A; WO1981000033A1; EP0030561A1; JPS56501184A

Description

* -1- 21376/Vk/jl* -1- 21376 / Vk / yl

Aanvrager: American Microsystems, Inc., te Santa Clara, California,Applicant: American Microsystems, Inc., Santa Clara, California,

Verenigde Staten van Amerika.United States.

Korte aanduiding: Digitale tot analoge stroomconvertor.Short designation: Digital to analog power converter.

5 De uitvinding heeft betrekking op een digitale tot analoge stroomconvertor. Met name heeft de uitvinding betrekking op elektronische apparatuur voor het omzetten van digitale gegevens tot een analoge output en met name op een inrichting die kan zijn uitgevoerd als een monolitisch vervaardigd MOS-type, geïntegreerd circuit-orgaan.The invention relates to a digital to analog power converter. In particular, the invention relates to electronic equipment for converting digital data into an analog output and in particular to a device which can be designed as a monolithically manufactured MOS type integrated circuit element.

ΊΟ Digitale tot analoge en analoge tot digitale omzetters zijn ver eist voor veel soorten elektronische apparatuur in feite steeds daar waar het noodzakelijk is om een omschakeling te bewerkstelligen van analoge gegevens omdat een digitale bewerking hiermee moet worden uitgevoerd en omgekeerd. Bij de transmissie van geluidsinformatie door de telefoon is het 15 gewenst om het analoge geluidssignaal op te zetten tot digitale informatie, ten einde een aanmerkelijke verlaging te bewerkstelligen van de ruiseffecten en de signaalverstoring die normaal plaatsheeft. Met andere woorden kan gesteld worden dat het makkelijker is om een digitaal signaal bestaande uit 0 en 1-tekens te reconstrueren of te versterken op betrouwba-20 re wijze, dan een analoog signaal , bestaande uit een groot aantal niveau's. Zodoende is er een aanzienlijke behoefte aan efficiënte digitale tot analoge convertors bij puls-gecodeerd-gemoduleerde (PCM) telefoonsystemen.ΊΟ Digital to analog and analog to digital converters are in fact required for many types of electronic equipment whenever it is necessary to effect an analog data switch because a digital operation is to be performed with it and vice versa. In the transmission of audio information by the phone, it is desirable to convert the analog audio signal to digital information in order to effect a significant reduction in the noise effects and the signal distortion that normally occurs. In other words, it can be said that it is easier to reconstruct or amplify a digital signal consisting of 0 and 1 characters in a more reliable manner than an analog signal consisting of a large number of levels. Thus, there is a significant need for efficient digital to analog converters in pulse coded modulated (PCM) telephone systems.

Bij dergelijke communicatiesystemen, wordt een codeer-decodeer (codec)-orgaan toegepast. Bij het codeergedeelte wordt een analoge steminput omge-25 zet tot digitale gegevens voor de transmissie over de telefoonlijn en in het decodeergedeelte moet een digitale tot analoge conversie worden bewerkstelligd om het geluid van de stem na de transmissie weer te herstellen.In such communication systems, an encoder-decoder (codec) is used. At the coding section, an analog voice input is converted into digital data for the transmission over the telephone line, and in the decoding section, a digital to analog conversion must be effected to restore the sound of the voice after the transmission.

Tot nu toe werden deze conversies bewerkstelligd met een hoge snelheid als A-D en D-A convertors, verveelvoudigd over een groot aantal 30 analoge kanalen. Onder toepassing van integratietechnieken op grote schaal, werd elk kanaal afzonderlijk gecodeerd (encoded) en de verkregen digitale signalen werden weer verveelvoudigd.Until now, these conversions have been accomplished at high speed as A-D and D-A converters, multiplied over a large number of 30 analog channels. Using large-scale integration techniques, each channel was encoded separately and the digital signals obtained were multiplied again.

Er zijn onderzoekingen gedaan om een codeersysteem te verkrijgen in de vorm van één of meer geïntegreerde circuit-halfgeleiderorganen, 35 waarbij phoblemen zijn ontstaan bij het verkrijgen van een geschikte A tot D en D tot A convertor in een meer efficiënte halfgeleidervorm. Een benadering van het probleem is geweest het gebruik van het zogenaamde condensa-tor-ladder-circuit, dat in wezen afhankelijk is van de spanningsverdeling «nn x ftΤΔ -2- 21376/Vk/jl van de ladder zelf. In een dergelijk orgaan worden een aantal condensatoren van het binaire type aangebracht, waarvan een plaat gemeenschappelijk is en de bodemplaten van verschillende grootte zijn en zodoende verschillende toegeschreven waarden hebben. Wanneer een spanning wordt uitgeoefend 5 op de bodemplaat van de condensator, zal op de bovenste plaat van de reeks zelf een spanning worden bewerkstelligd, die een binaire som is van alle bepaalde condensatorspanningen op de bodemplaat. Zodoende geeft bij een D tot A omzetter een aantal digitale spanningen uitgeoefend op de bodemplaat van de eondensatorladder een analoge output op de bovenste plaat. De 10 nauwkeürigheid van de output is voor een deel afhankelijk van het aantal condensatoren.Investigations have been made to obtain a coding system in the form of one or more integrated circuit semiconductor devices, whereby phoblems have arisen in obtaining a suitable A to D and D to A converter in a more efficient semiconductor form. An approximation of the problem has been the use of the so-called capacitor-ladder circuit, which essentially depends on the voltage distribution «nn x ftΤΔ -2-21376 / Vk / jl of the ladder itself. A plurality of binary type capacitors are arranged in such a member, a plate of which is common and the bottom plates of different sizes and thus have different attributed values. When a voltage is applied to the bottom plate of the capacitor, a voltage will be applied to the top plate of the array itself, which is a binary sum of all determined capacitor voltages on the bottom plate. Thus, in a D to A converter, a number of digital voltages applied to the bottom plate of the capacitor ladder provide an analog output on the top plate. The accuracy of the output partly depends on the number of capacitors.

Een probleem bij het vervaardigen van een dergelijke condensator-ladder-convertor in een halfgeleidervorm, was de complicatie die optrad bij het ontwikkelen van een speciaal procédé met een minimaal aantal extra 15 bewerkingsstappen voor het vervaardigen van de condensatoren met het nood-' zakelijke aantal elektrische karakteristieken en de tolerantie voor de nauwkeurigheid. Een ander nadeel van de condensatorladdertechniek was dat het hierbij vereist was om een buffer-versterker toe te passen voor de meeste toepassingen. Dit maakte verder het circuit ingewikkeld en vereiste 20 verdere bewerkingsstappen.A problem in manufacturing such a capacitor-ladder converter in a semiconductor form was the complication that arose in the development of a special process with a minimum number of additional processing steps for manufacturing the capacitors with the necessary number of electrical characteristics and tolerance for accuracy. Another drawback of the capacitor ladder technique was that it required the use of a buffer amplifier for most applications. This further complicated the circuit and required 20 further processing steps.

Volgens de uitvinding wordt een digitale-analoge omzetter verkregen onder toepassing van alleen MOSFET-elementen in een geïntegreerd circuit-orgaan, niet gebaseerd op een eondensatorladder of-stapeling en zodoende worden hierbij de bovenvermelde problemen en nadelen voorkomen.' 25 Volgens het principe van de uitvinding wordt een digitale tot analoge omzetter verkregen, waarbij geregelde MOS-stroomspiegels worden toegepast. De digitale tot analoge stroomconvertor volgens de uitvinding, wordt hierdoor gekenmerkt, dat deze bestaat uit; een eerste transistor geschikt om verbonden te zijn met een 30 stroombron, een tweede spiegeltransistor met een grootte die proportioneel is aan de eerste transistor, geleidingsorganen die de poortelektroden van de eerste en tweede tnansistoren verbinden en een transmissiepoortorgaan in de verbindende geleidingsorganen geschikt voor het verbinden met een digitale gegevensinputbron en organen omvattende om te voorkomen dat het 35 gat van de tweede transistor wegstroomt, waarbij een aan-uit-controle van de stroom output door de tweede transistor wordt bewerkstelligd, die een grootte heeft ten opzichte van de stroombron in eenzelfde verbinding als de grootte van de tweede transistor ten opzichte van de eerste transistor.According to the invention, a digital-analog converter is obtained using only MOSFET elements in an integrated circuit member, not based on a capacitor ladder or stack, thus avoiding the above-mentioned problems and disadvantages. According to the principle of the invention, a digital to analog converter is obtained, using controlled MOS current mirrors. The digital to analog power converter according to the invention is characterized in that it consists of; a first transistor adapted to be connected to a current source, a second mirror transistor having a magnitude proportional to the first transistor, conductors connecting the gate electrodes of the first and second transistors and a transmission gate means in the connecting conductors suitable for connecting to a digital data input source and comprising means to prevent the hole from the second transistor from flowing out, thereby effecting an on-off control of the current output by the second transistor having a magnitude relative to the current source in a same connection as the magnitude of the second transistor relative to the first transistor.

80036 3480036 34

* X* X

-3- 21376/Vk/jl-3- 21376 / Vk / yl

Bij de toegepaste MOS-stroomspiegels is de verhouding van de verzadigde afvoerstroora van de twee verbonden MOS-transistoren proportioneel tot de breedte van de kanalen, aannemende dat de oppervlakte-mobili-teit, de dikte van het oxyde, de kanaallengte, orgaandrempels en poort-5 spanningen in waarde gelijk zijn. De outputstroom wordt bewerkstelligd door de spiegelende MOS-transistor. In de verbinding tussen de twee MOS-organen geeft een transmissiepoort in combinatie met een ander schakel-orgaan een aan-uitregeling van de gespiegelde stroomoutput. In een voorbeeld van een convertor worden de spiegelende MOS-transistoren geregeld 10 door de transraissiepoorten met hun controle-organen, parallel verbonden.With the MOS current mirrors used, the ratio of the saturated drain trace of the two connected MOS transistors is proportional to the width of the channels, assuming that the surface mobility, oxide thickness, channel length, organ thresholds and gate 5 voltages are equal in value. The output current is effected by the specular MOS transistor. In the connection between the two MOS members, a transmission gate in combination with another switching member provides on-off control of the mirrored current output. In an example of a converter, the specular MOS transistors are controlled by the transmission gates with their controllers connected in parallel.

Elke transmissiepoort wordt verbonden met een bron van digitale gegevens zoals een microprocessor en het spiegelorgaan voor elke transmissiepoort heeft een kanaalbreedte met een te voren bepaalde proportionele verhouding tot de kanaalbreedte van de input en de spiegelende outputtransistor.Each transmission port is connected to a source of digital data such as a microprocessor and the mirror for each transmission port has a channel width with a predetermined proportional ratio to the channel width of the input and the specular output transistor.

15 Zodoende geldt dat wanneer de inputtransistor verbonden wordt met een constante stroombron 1^ de totale outputspiegelstroom Ig van de outputspie-geltransistor in analoge vorm varieert in afhankelijkheid van de gespiegelde stroombijdragen van de spiegelende MOS-transistors in een doseer-proces, zoals ze worden geactiveerd. Het bovenvermelde principe volgens 20 de uitvinding kan worden toegepast voor het verkrijgen van lineaire, vermenigvuldigende en compending convertors in de vorm van P-kanalen, N-kana-len of complementaire MOS-structuren.Thus, when the input transistor is connected to a constant current source 1 ^ the total output mirror current Ig of the output mirror transistor in analog form varies depending on the mirrored current contributions of the mirroring MOS transistors in a metering process, as they are activated . The above principle according to the invention can be applied to obtain linear, multiplying and compending converters in the form of P-channels, N-channels or complementary MOS structures.

Samengevat geldt dat de doelstellingen volgens de uitvinding zijn het verkrijgen van een digitale tot analoge convertor onder toepassing van 25 MOS-organen en zodoende in staat zijn om te worden vervaardigd onder toepassing van conventionele of bekende MOS-technieken, het verkrijgen van een digitale tot analoge convertor in een monolitisch geïntegreerd circuit-vorm met een minimaal ship-oppervlak en het verkrijgen van een D/A convertor die in verschillende vormen wordt bewerkstelligd om een verschillende 30 werking te hebben bij elektronische apparatuur.In summary, the objects of the invention are to obtain a digital to analog converter using 25 MOS devices and thus be able to be manufactured using conventional or known MOS techniques, to obtain a digital to analog converter in a monolithic integrated circuit form with a minimal ship surface and obtaining a D / A converter which is effected in different shapes to have different operation in electronic equipment.

Andere doelstellingen, voordelen en bijzonderheden volgens de uitvinding zullen worden toegelicht aan de hand van de volgende beschrijving, waarbij verwezen wordt naar de bijgevoegde tekening, waarbij: fig. 1 schematisch een circuit weergeeft van een N-kanaal MOS-35 stroomspiegel; fig. 1A schematisch een circuit is van een P-kanaal MOS-stroom- spiegel; fig. 2-1 schematisch een circuit is van een gecontroleerd N- -4- 21376/Vk/jl kanaal MOS-stroomspiegel; fig. 2-2 vergelijkbaar is met fig. 2-1 onder toepassing van een logisch symbool voor de controle-poortelementen met een stroomspiegel; fig. 2A-1 een schematisch circuit is van een gecontroleerd P-5 kanaal MOS-stroomspiegel; fig. 2A-2 vergelijkbaar is met fig. 2A-1 onder toepassing van een logisch symbool voor de controle-elementen met een stroomspiegel; fig. 3 een schematisch circuit is van een 6-bit-N-kanaal lineaire stroomspiegel voor een digitale tot analoge convertor die het principe vol-10 gens de uitvinding omvat; fig. 4 schematisch een circuit toont van een 6-bit CMOS-lineaire stroomspiegel in een digitale tot analoge convertor volgens de uitvinding; fig. 5 êen grafische voorstelling is van de n μ-255 wet" voor een digitale codeerinrichting; 15 fig. 6 een schematisch circuit is "companding" niet-lineaire stroomspiegel digitale tot analoge convertor waarin het wezen van de uitvinding wordt toegepast; fig. 6A een schematisch circuit is van een P-kanaal stroomspie-gel-controle poortelement toegepast in de convertor aangegeven in fig. 6; 20 fig. 6B een schematisch circuit is van een N-kanaal stroomspie- gel-controle poortelement toegepast voor de uitgevoerde stap delen van de "μ 255 wet" in de convertor aangegeven in fig. 6, fig. 6C éen schematisch circuit is van een spiegelcontrole-poort-• element voor de toegepaste segmentgedeelten van de "μ-255 wet" in de con- 25 vertor van fig. 6; fig. 7 een blokdiagram is dat de rangschikking weergeeft van de vermenigvuldigingssignalen, waarin de stroom -spiegel digitale tot analoge omzetters worden toegepast volgens het principe van de uitvinding; en fig. 8 een blokdiagram is dat een stroom-spiegel digitale tot 30 analoge omzetter weergeeft in een volgend naderend circuit om een analoge tot digitale convertor te bewerkstelligen.Other objects, advantages and features of the invention will be elucidated with reference to the following description, with reference to the accompanying drawings, in which: Fig. 1 schematically shows a circuit of an N-channel MOS-35 current mirror; Fig. 1A is a schematic circuit of a P-channel MOS current mirror; Fig. 2-1 is a schematic circuit of a controlled N-4-21376 / Vk / µl channel MOS current mirror; FIG. 2-2 is similar to FIG. 2-1 using a logic symbol for the current mirror control gate elements; Fig. 2A-1 is a schematic circuit of a controlled P-5 channel MOS current mirror; Figures 2A-2 are similar to Figures 2A-1 using a logic symbol for the current mirror control elements; FIG. 3 is a schematic circuit of a 6-bit N-channel linear current mirror for a digital to analog converter incorporating the principle of the invention; Fig. 4 schematically shows a circuit of a 6-bit CMOS linear current mirror in a digital to analog converter according to the invention; Fig. 5 is a graphical representation of the n μ-255 law "for a digital encoder; Fig. 6 is a schematic circuit" companding "non-linear current mirror digital to analog converter in which the essence of the invention is applied; 6A is a schematic circuit of a P-channel current mirror control gate element used in the converter shown in FIG. 6; FIG. 6B is a schematic circuit of an N channel current mirror control gate element used for the step performed parts of the "μ 255 wet" in the converter shown in fig. 6, fig. 6C is a schematic circuit of a mirror control gate • element for the segment parts of the "μ-255 wet" applied in the converter. of Fig. 6, Fig. 7 is a block diagram showing the arrangement of the multiplication signals in which the current mirror digital to analog converters are applied according to the principle of the invention, and Fig. 8 is a block diagram showing a current mirror each digital to 30 analog converter displays in a subsequent approaching circuit to effect an analog to digital converter.

In fig. 1 en 1A is schematisch een basis-vorm weergegeven van een stroomspiegel 10 onder toepassing van MOSFET-elementen. In de N-kanaal-MOS-versie van fig. 1 zijn een paar MOSFET's 12 en 14 aangebracht, waarvan 35 de poorten zijn verbonden door een gewone draad 16 en waarvan de broncon-tacten zijn verbonden met een gewone aarde 18. De met de afvoer verbonden draad 20 van een element is verbonden met een draad 22 met de gewone poort-draad 16, zodat de spanning die aangebracht wordt op de poorten van de beide 800 3 6 34 *· * -5- 21376/Vk/jl MOSFET’s gelijk is.Figures 1 and 1A schematically show a basic shape of a current mirror 10 using MOSFET elements. In the N-channel MOS version of Fig. 1, a pair of MOSFETs 12 and 14 are provided, the ports of which are connected by a common wire 16 and the source contacts of which are connected to a common ground 18. The drain connected wire 20 of an element is connected to a wire 22 with the common gate wire 16, so that the voltage applied to the gates of both 800 3 6 34 * * * -5- 21376 / Vk / jl MOSFETs equal is.

De verhouding van de verzadigde afvoerstromen van de twee elementen in de spiegel kan als volgt worden uitgedrukt voor vergelijking(1)· 5 ^ (1) Ιι (/ώχ£οχ Ι-Ι^τοχ^ι ;vG1- vT1)2The ratio of the saturated effluents of the two elements in the mirror can be expressed as follows for equation (1) · 5 ^ (1) Ιι (/ ώχ £ οχ Ι-Ι ^ τοχ ^ ι; vG1- vT1) 2

Aannemende dat de oppervlaktemobiliteit (u) de oxydedikte (Tox) de kanaallengte (L) en de orgaandrempel (V^) gelijk zijn en aannemende dat de poortspanningen(V-) van de twee MOSFET’s 12 en 14 elektrisch gelijkAssuming that the surface mobility (u), the oxide thickness (Tox), the channel length (L) and the organ threshold (V ^) are equal and assuming that the gate voltages (V-) of the two MOSFETs 12 and 14 are electrically equal

UYOU

10 zijn in waarde wordt de vergelijking(1)vereenvoudigd tot vergelijking (2).10 in value, the equation (1) is simplified to equation (2).

W2 Z2 = Wχ ^W2 Z2 = Wχ ^

In vergelijking (2) zijn en de kanaalbreedten van de 15 MOSFET’s 12 en 14.In equation (2), the channel widths of the 15 MOSFETs are 12 and 14.

Uit dit verband blijkt duidelijk dat in de ideale vorm de spie-gel-stroom I^ bij de met de afvoer verbonden draad 24 voor MOSFET 14 een functie is van zowel de inputstroom 1^ als de kanaalbreedte van het orgaan.From this connection it is clear that ideally the mirror current I ^ at the wire 24 connected to the drain for MOSFET 14 is a function of both the input current I ^ and the channel width of the member.

Bij de praktische toepassing zullen enkele van de parameters in vergelij-20 king (1) enigszins variëren in afhankelijkheid van de variatie van de toegepaste bewerking en lay-out procedures en elektrische parameters. Dergelijke variaties kunnen echter tot een minimum worden beperkt door het regelen van het ontwerp en de produktie zodat nagenoeg het verband van vergelijking (2) van kracht blijft zonder dat compensatiefactoren moeten wor-25 den ingevoerd. Dit blijft ook zo voor de P-kanaal MOS-versie van het stroom-spiegelcircuit zoals aangegeven in fig. 1A, waarin de bron van elke transistor is verbonden met een gewone positieve stroombron (V^).In practical application, some of the parameters in comparison (1) will vary slightly depending on the variation of the operation applied and layout procedures and electrical parameters. However, such variations can be minimized by controlling the design and production so that substantially the relationship of equation (2) remains in effect without the need to introduce compensation factors. This remains the case for the P-channel MOS version of the current mirror circuit as shown in Fig. 1A, in which the source of each transistor is connected to a common positive current source (V ^).

De stroomspiegel zoals weergegeven in fig. 1 en 1A kan niet makkelijk worden geregeld, zodat teneinde dit'probleem op te heffen, zoals 30 aangegeven in fig. 2-1 de gewone draad 16 tussen de twee stroomelementen 12 en 14 is onderbroken en een transmissiepoort 26, bestaande uit een additioneel paar MOSFET-elementen 28 en 13 is ingebracht. Een MOSFET-element 28 is met de poort verbonden aan een controlespanning C, de afvoer is verbonden aan de I,-kant van draad 16 en de bron hiervan aan de I -kant van 1 2 35 draad of leiding 16. Het andere poortelement 30 heeft een poort verbonden met een geïnverteerde controlespanning C- die is toegeyoerd door het aanbrengen van de controlespanning C door een invertor (ondulator) 32. De bron van het MOSFET-element 30 is met I1 verbonden door de stroomdraad 18The current mirror as shown in Figures 1 and 1A cannot be easily controlled, so that in order to overcome this problem, as indicated in Figures 2-1, the ordinary wire 16 between the two current elements 12 and 14 is interrupted and a transmission gate 26 consisting of an additional pair of MOSFET elements 28 and 13 is inserted. A MOSFET element 28 is connected to the gate to a control voltage C, the drain is connected to the I side of wire 16 and its source on the I side of 1 2 35 wire or line 16. The other gate element 30 has a gate connected to an inverted control voltage C- which has been energized by applying the control voltage C through an inverter (inverter) 32. The source of the MOSFET element 30 is connected to I1 by the current wire 18

anATMAanATMA

-6- 21376/Vk/jl en de afvoer is verbonden met de Ig-stroomdraad 24. Om te voorkomen, dat de poort van outputeleraent 14 onbestendigd wordt (codeert) wanneer de poortelementen 28 en 30 uitgeschakeld zijn, wordt een ander MOSFET-orgaan 34 gebruikt, waarvan de afvoer verbonden is met een gewone draad 16, de 5 bron verbonden met de aarde en de poort verbonden met de geïnverteerde controlespanning (in het N-kanaal van de MOS-versie van fig. 2-1).Het element 34 is in wezen een "pull-down"-transistor, die wanneer geactiveerd, de poort van het spiegelelement 14 naar beneden drukt en het zodoende uitschakelt. In sommige gevallen is het gebruik van orgaan 30 niet 10 nodig.-21- 21376 / Vk / jl and the drain is connected to the Ig current wire 24. To prevent the gate of output elerent 14 from becoming non-perpetuated (encoding) when gate elements 28 and 30 are turned off, another MOSFET member 34, the drain of which is connected to a common wire 16, the 5 source is connected to ground and the gate is connected to the inverted control voltage (in the N channel of the MOS version of Fig. 2-1). 34 is essentially a "pull-down" transistor, which when activated pushes down the gate of the mirror element 14 and thus turns it off. In some cases, the use of member 30 is not necessary.

Zodoende geldt, dat wanneer een signaal (bijvoorbeeld logische 1) wordt uitgeoefend op de transmissiepoorten 26 de poort is "aan* en de "pull-down"-transistor 34 is uit, zodat de spiegelspanning wordt uitgeoefend op de tweede of spiegelende transistor 14 vanuit de eerste transis-15 tor 12. Anderzijds, wanneer het controlesignaal "C" laag is of een logische "O", dan is de transmissiepoort transistor 28 uit en de "pull-down" (afbreek)-transistor 34 is aan. Dit schakelt de spiegelende transistor 14 uit. Zodoende wordt een aan-uit regeling verkregen van de stroom I^ die kan wordeh->weergegeven door vergelijking (3).Thus, when a signal (e.g. logic 1) is applied to the transmission gates 26, the gate is "on * and the" pull-down "transistor 34 is off, so that the mirror voltage is applied to the second or specular transistor 14 from the first transistor 12. On the other hand, when the control signal "C" is low or a logic "O", the transmission gate transistor 28 is off and the "pull-down" (cut-off) transistor 34 is on. turns off the specular transistor 14. Thus, an on-off control of the current I ^ which can be represented by equation (3) is obtained.

20 W2 h - — CIi <3> waarbij "C" het controlebit is (0 of 1).20 W2 h - - CIi <3> where "C" is the control bit (0 or 1).

Fig. 2-2 is een weergave van het circuit aangegeven in fig. 2-1 onder toepassing van een logische N-poort 36 om de transmissiepoort 26 25 weer te geven en een afbreektransistor 34, deze wordt hierna aangegeven als controlepoort.Fig. 2-2 is a representation of the circuit shown in FIG. 2-1 using a logic N gate 36 to represent the transmission gate 26 and a cut-off transistor 34, hereinafter referred to as a control gate.

In fig. 2A-1 is een P-kanaal MOS implementatie weergegeven van het basis-spiegelcircuit met dezelfde controle-elementen als in de N-kanaal MOS-versie van fig. 2-1.Fig. 2A-1 shows a P-channel MOS implementation of the base mirror circuit with the same control elements as in the N-channel MOS version of Fig. 2-1.

30 Hier wordt de controle-input C uitgeoefend op de poort van de andere opbouwtransistor 34a. De bronnen van de MOS-organen 12a en 14a zijn verbonden met een positieve krachtbron (V^), terwijl de afvoer van transistor 12a verbonden is met een stroombron 1^ en de afvoer van transistor 14a geeft de met de stroom evenredige output van!het circuit. Het diagram 35 waarin een logisch symbool wordt gebruikt voor de transmissiepoort en het controleorgaan zijn aangegeven door het nummer 36a in fig. 2A-2.Here, the control input C is applied to the gate of the other superstructure transistor 34a. The sources of the MOS members 12a and 14a are connected to a positive power source (V ^), while the drain of transistor 12a is connected to a current source 1 ^ and the drain of transistor 14a gives the current proportional output of the circuit. The diagram 35 in which a logical symbol is used for the transmission gate and the controller is indicated by the number 36a in Fig. 2A-2.

Fig. 3 geeft een zes-bit N-kanaal lineaire strooraspiegel digitale tot analoge convertor 4ö weer, bestaande uit een aantal parallel verbon- 800 36 34 -7- 21376/Vk/gl den spiegelcellen 42, waarvan elk gelijk is aan de spiegelcel weergegeven in flg. 2-2. Elke cel bestaat uit een controlepoort 36 en een spiegelende transistor 44. De kanaalbreedte van elke spiegelende transistor in deze convertor is zorgvuldig gemeten en in normale toepassing de helft van de 5 kanaalbreedte van de spiegelende transistor voor de volgende nabij gelegen cel, nabij de inputtransistor 12. Zodoende omvat de convertor 40 een in-putdraad 20, verbonden met de krachtbron, waarmee een constante stroom 1^ wordt verkregen en verbonden met de afvoer van de eerste of input-transis-tor 12, waarvan de bronterminal is verbonden met een gewone aardleiding 10 18. De inputdraad 20 is ook verbonden met een gewone vertakte leiding 46, waarmee elk van de controlepoorten 36 zijn verbonden door een leiding 48. Elk van deze transmissiepoorten heeft een andere inputleiding 50, die is verbonden met een controlespanningsbron, zoals CQ, C^, C2, G^, en Cp.. De output van elke controlepoort 36 is verbonden met de poort elektrode 15 van de spiegelende transistor 44 , waarvan de bron is verbonden met de aardleiding 18 en waarvan de afvoerterminals verbonden zijn met een gewone leiding 52, verbonden met de met de afvoer verbonden afvoerleiding 24, voor de eerste spiegelende transistor 14. In deze convertor 40 heeft de eerste spiegelende transistor 14 een èenheidsbreedte 1W, de nabij gelegen 20 cel heeft twee keer de kanaalbreedte van eenheid 2. De volgende spiegelende transistor heeft een kanaalbreedte van eenheid 4. De volgende spiegelende transistor heeft een kanaalbreedte van eenheid 8, de daarop volgende een breedte van eenheid 16 en de daarop volgende een kanaalbreedte van 32, waarbij de inputtransistor 12 direct verbonden is met de 1^ 25 krachtbron met een kanaalbreedte van eenheid 64.Fig. 3 depicts a six-bit N-channel linear beam mirror digital to analog converter 4o, consisting of a number of parallel cells 800 36 34 -7- 21376 / Vk / gl mirror cells 42, each of which is equal to the mirror cell shown in flg. . 2-2. Each cell consists of a control port 36 and a specular transistor 44. The channel width of each specular transistor in this converter has been carefully measured and, in normal application, half the channel width of the specular transistor for the next adjacent cell, near the input transistor 12 Thus, the converter 40 includes an input wire 20 connected to the power source, thereby obtaining a constant current 1 ^ and connected to the drain of the first or input transistor 12, the source terminal of which is connected to a common ground wire 18. The input wire 20 is also connected to a regular branched line 46, to which each of the control ports 36 are connected by a line 48. Each of these transmission ports has a different input line 50, which is connected to a control voltage source, such as CQ, C ^, C2, G ^, and Cp .. The output of each control gate 36 is connected to the gate electrode 15 of the specular transistor 44, the source of which is connected to the ground wire 18 and whose drain terminals are connected to a regular line 52, connected to the drain line 24 connected to the drain, for the first specular transistor 14. In this converter 40, the first specular transistor 14 has a unit width 1W, the near located 20 cell has twice the channel width of unit 2. The next specular transistor has a channel width of unit 4. The next specular transistor has a channel width of unit 8, the next one a width of unit 16 and the next one a channel width of 32 wherein the input transistor 12 is directly connected to the 1 ^ 25 power source with a channel width of unit 64.

Zodoende kan voor de convertor 40 van fig. 3 de outputstroom I2 mathematisch worden weergegeven door vergelijking (4).Thus, for the converter 40 of FIG. 3, the output current I2 can be mathematically represented by equation (4).

τ2 64 C5 64 ^4 + 64 C3 64 C2 64 C1 + 64' C0} I1 30 Bij het vervaardigen van de digitale tot analoge convertor 40 wordt leiding 20 verbonden met de referentiekrachtbron die een constante stroom I,j produceert en de I2-outputdraad 24 wordt verbonden met een willekeurig orgaan, dat aangepast is om het ontwikkelde analoge outputsignaal te ontvangen. De controle of gegevensinput C_ tot C,. zijn verbonden met u o 35 een 6-bit data-input voor de digitale bron die moet worden omgezet, wanneer alle gegevens van de input 0 zijn zal geen stroom plaatshebben in de outputleiding 24 omdat alle transmissiepoorten 36 gesloten zijn en de respectievelijke afbreektransistoren ingeschakeld zijn, waarbij elke spie- α η n x fi 7,4 -8- 21376/Vk/jl gelende transistor 44 is uitgeschakeld. Wanneer een digitale input hoog is of logisch 1, bijvoorbeeld wanneer de CQ input hoog is en alle andere inputs laag zijn, dan zal I^ gelijk zijn aan 1/64 van de stroom van 1^, omdat de verhouding van de kanaalbreedte van de twee organen is als 5 1 tot 64 en het orgaan dat de input CQ ontvangt zal de 1^-stroom .spiegelen van het inputorgaan in evenredigheid tot de input en de kanaalbreedten van het spiegelorgaan. Zodoende geldt dat wanneer de input Cq wordt uitge*· schakeld (0 wordt) en ingeschakeld wordt, het orgaan opnieuw de 1^-stroom zal spiegelen, maar deze keer in een verhouding van 2 tot 64. Dit binaire verband heeft ook plaats, wanneer verschillende inputcombinaties van Cq tot worden gekozen en de outputstroom I2 zal zodoende variëren. Bij een typische toepassing kunnen de inputgegevens Cq tot C^ worden verbonden met een microprocessor of dergelijke , waardoor digitale gegevens in bit-groepen worden toegevoerd of in een geklokte gegevensstroom. Afhan-Ί5 kelijk van de gewenste oplossing, kan elk aantal van de bitinputs afwijken! van 6, worden uitgeoefend op de praktische limieten en natuurlijk neemt de oplossing van de analoge output toe met het aantal bewerkstelligde controle-inputs. Ook kan een D/A convertor, zoals boven beschreven, worden vervaardigd in de N-kanaal MOS-rangschikking, zoals aangegeven of 20 in een P-kanaal, waarbij of een conventionele planaire of V^MOS-ontwerp van belang is en de bewerkingstechnieken.τ2 64 C5 64 ^ 4 + 64 C3 64 C2 64 C1 + 64 'C0} I1 30 When manufacturing the digital to analog converter 40, line 20 is connected to the reference power source producing constant current I, j and the I2 output wire 24 is connected to an arbitrary means adapted to receive the developed analog output signal. The check whether data input C_ to C ,. connected to uo 35 a 6-bit data input for the digital source to be converted, when all the data of the input is 0 no current will take place in the output line 24 because all the transmission ports 36 are closed and the respective cut-off transistors are turned on, with each key α η nx fi 7.4 -8- 21376 / Vk / jl transistor 44 turned off. When a digital input is high or logic 1, for example when the CQ input is high and all other inputs are low, I ^ will be equal to 1/64 of the current of 1 ^, because the ratio of the channel width of the two means is as 1 to 64 and the member receiving the input CQ will mirror the 1 ^ current from the input member in proportion to the input and channel widths of the mirror member. Thus, when the input Cq is turned off * (turns 0) and turns on, the device will again mirror the 1 ^ current, but this time in a ratio of 2 to 64. This binary relationship also occurs when different input combinations from Cq to are chosen and the output current I2 will thus vary. In a typical application, the input data Cq to C ^ can be connected to a microprocessor or the like, feeding digital data in bit groups or in a clocked data stream. Depending on the desired solution, any number of the bit inputs may differ! of 6, are applied to the practical limits and of course the analog output resolution increases with the number of control inputs effected. Also, a D / A converter, as described above, can be manufactured in the N-channel MOS arrangement, as indicated, or in a P-channel, where either a conventional planar or V ^ MOS design is of interest and the processing techniques .

Een gemodificeerde vorm volgens de uitvinding, zoals weergegeven in fig. 4 wordt bijvoorbeeld weergegeven door een zes-bit complementaire MOS (CMOS) lineaire stroomspiegel digitale tot analoge convertor 60. Hier-25 bij wordt de constante stroom (I^J-invoer verbonden door een leiding 20 met de afvoer van een eerste inputtransistor 12, waarvan de bron is verbonden om een aarde te vormen in het N-kanaalgedeelte 62 van de convertor. De poort van de inputtransistor 12 is verbonden met de poort van een niet-gecontroleerde stroom spiegeltransistor 64 van dezelfde grootte en 30 de poorten van deze twee transistoren zijn verbonden met de constante stroom (I^)-bron via leiding 66. Ook verbonden met de transistoren 12 en 64 zijn drie controlepoortelementen 66, 68 en 70, alle vergelijkbaar met de elementen die weergegeven zijn in fig. 2-2, elk omvattende een trans-missiepoort, waarvan de input verbonden is met de poort van een spiegelen-35 de transistor 64. Een input 72 naar elke controlepoort is verbonden met de I,j-inputleiding 20 via een gewone leiding 74 en de andere input hiervan 76, is verbonden met een digitala gegevensinput CQ, C1 en C2< Elk van de spiegelende transistoren 44 heeft een kanaalbreedte die een bepaalde te 800 3 6 34 -9- 21376/Vk/jl voren vastgestelde grootteverhouding heeft met de inputtransistor 12. Zodoende heeft de eerste transmissiepoort met een gegevensinput Cq een con-troletransistor met een kanaalbreedte 1W. De bijgelegen of tweede trans-missiepoort met een data-input heeft een controletransistor met een 5 kanaalbreedte 2W en de derde transmissiepoort met een digitale input C2 heeft een controletransistor met een kanaalbreedte 4W.A modified form according to the invention, as shown in Fig. 4 is represented, for example, by a six-bit complementary MOS (CMOS) linear current mirror digital to analog converter 60. Here, the constant current (I ^ J input is connected by a lead 20 with the drain of a first input transistor 12, the source of which is connected to form a ground in the N-channel portion 62 of the converter The gate of the input transistor 12 is connected to the gate of an uncontrolled current mirror transistor 64 of the same size and the gates of these two transistors are connected to the constant current (I ^) source through line 66. Also connected to transistors 12 and 64 are three control gate elements 66, 68 and 70, all similar to the elements shown in Fig. 2-2, each comprising a transmission gate, the input of which is connected to the gate of a mirroring transistor 64. An input 72 to each control gate is connected to the I, j input line 20 through a regular line 74 and the other input thereof 76, is connected to a digital data input CQ, C1 and C2 <Each of the specular transistors 44 has a channel width which is 800 1 6 34 21376 / Vk / jl has predetermined size ratio with the input transistor 12. Thus, the first transmission gate having a data input Cq has a control transistor having a channel width 1W. The adjacent or second transmission port with a data input has a control transistor with a 5 channel width 2W and the third transmission port with a digital input C2 has a control transistor with a channel width 4W.

In een bovenste P-kanaalgedeelte 78 van de convertor 60 is een spiegelende transistor 14a met de bron verbonden aan een constante krachtstroom VpD en is de afvoer verbonden met een analoge outputterminal 80.In an upper P-channel portion 78 of the converter 60, a specular transistor 14a is connected to the source at a constant force current VpD and the drain is connected to an analog output terminal 80.

10 Een tweede transistor 82 , waarvan de poort gemeenschappelijk is, heeft ook de bron verbonden met de V^-leiding, maar de kanaalbreedte hiervan is op een te voren bepaalde wijze groter, bijvoorbeeld 8W dan de transistor 14a. De poorten van de transistoren 14a en 82 zijn verbonden met de afvoer van de transistor 82 en via een leiding 84 met de afvoeren van 15 de drie controletransistoren 44 voor de poortelementen 66, 68 en 70 in'de N-kanaalsectie. Evenwijdig met de afvoer van de transistor 14a, zijn con-troletransistoren 68 aangebracht voor drie spiegelende transistoren 86 met de hiermee samengaande poortelementen 88, 90 en 92, alle in hoofdzaak verbonden op dezelfde wijze zoals aangegeven in fig. 2A-1. Een zesde tran-20 sistor 96 in de P-kanaalsectie met een kanaalbreedte 8W is ook als bron verbonden met de VDD-leiding 94 en de afvoer is verbonden met een leiding 98, evenwijdig met de toevoerleidingen 100 aan alle drie de P-kanaaltrans-missiepoorten. Opnieuw is elke spiegelende transistor 86 voor elk con-trolepoortelement zodanig dat deze een kanaalbreedte heeft die een te 25 voren bepaalde grootte heeft in evenredigheid met de transistor 96 en de bron van elke conferoletransistor is verbonden met een gewone V^-leiding 94. Zodoende zijn de kanaalbreedten voor de spiegelende transistoren van de controlepoortelementen 88, 90 en 92 1W, 2W en 4W, zoals aangegeven in de tekening. Aan elk van de P-kanaalcontrolepoorten 88, 90 en 92 zijn 30 andere inputs aangebracht die afkomstig zijn van de digitale gegevensbron. Zodoende ontvangt het poortelement 88 een input via leiding 99, poort-element 90 ontvangt een input via leiding 100 en poortelement 92 ontvangt een input Cc viaxleiding 101.A second transistor 82, whose gate is common, also has its source connected to the V1 lead, but its channel width is predetermined wider, for example, 8W than transistor 14a. The gates of the transistors 14a and 82 are connected to the drain of the transistor 82 and through a conduit 84 to the drains of the three control transistors 44 for the gate elements 66, 68 and 70 in the N-channel section. Parallel to the drain of transistor 14a, control transistors 68 are mounted for three specular transistors 86 with associated gate elements 88, 90 and 92, all connected substantially in the same manner as shown in FIGS. 2A-1. A sixth transistor sistor 96 in the P-channel section with a channel width 8W is also connected as a source to the VDD line 94 and the drain is connected to a line 98, parallel to the supply lines 100 on all three P-channel transmitters. mission gates. Again, each specular transistor 86 for each control gate element is such that it has a channel width of a predetermined size proportional to the transistor 96 and the source of each conferolet transistor is connected to a common V conductor 94. Thus, the channel widths for the specular transistors of the control gate elements 88, 90 and 92 1W, 2W and 4W, as shown in the drawing. Each of the P channel control ports 88, 90 and 92 has 30 other inputs from the digital data source. Thus, gate element 88 receives an input through line 99, gate element 90 receives an input through line 100, and gate element 92 receives an input Cc through line 101.

DD

Voor de convertor 60 kan de waarde van de outputstroom 1^ als 35 volgt worden afgeleid uit vergelijking (5).For the converter 60, the value of the output current 1 ^ can be derived from equation (5) as follows.

800 3 6 34 -10- 21376/Vk/jl I„ T3 “ ‘fvlVsV h I. - tfVïfVïï^’ V^fvfVsV V of (MOLT de eerste 5 term door 8/8) *32 .16 . 8 . 4 +i2, +—ic )1, (5) I4 = (64C5^4^3 64V64c164=o' A1800 3 6 34 -10- 21376 / Vk / jl I "T3" "fvlVsV h I. - tfVïfVïï ^" V ^ fvfVsV V or (MOLT the first 5 term by 8/8) * 32 .16. 8. 4 + i2, + —ic) 1, (5) I4 = (64C5 ^ 4 ^ 3 64V64c164 = o 'A1

Bij het in werking zijn geeft convertor 60 de digitale tot ana-10 loge functie op de volgende wijze. Aannemende dat alle digitale gegevens bits CL tot C_ logisch 0 zijn behalve CL, is het circuit aan het linker- 1 o u uiteinde zoals aangegeven in fig. 4 een bepaalde stroomspiegel zonder enige controle en ontwikkelt een stroom I2 uit een constante stroominput 1^. In het voorbeeld dat is aangegeven, moet I gelijk zijn aan 1^, vanwege de 15 verhouding van de transistor 12 en de spiegelende transistor 64 is 8W in vergelijking met 8W. De I2-stroom wordt toegevoerd aan het bovenste stroom-spiegelgedeelte 68, maar omdat de bits C^, en laag zijn of 0, word-den de bovenste spiegelorganen uitfeeschakeld. Omdat en C2 ook 0 zijn, worden deze organen uitgeschakeld en is er een stroom die alleen ont-20 wikkeld wordt door CQ. Omdat de controleferansistor voor de transmissie-poort 70 een kanaalbreedte heeft van 1W, is de waarde van 1/8 van I^.When in operation, converter 60 provides the digital to analog function in the following manner. Assuming that all digital data bits CL to C_ are logic 0 except CL, the circuit at the left end as shown in Fig. 4 is a certain current mirror without any control and develops a current I2 from a constant current input 1 ^. In the example indicated, I must be equal to 1 ^, because of the ratio of the transistor 12 and the specular transistor 64 is 8W compared to 8W. The I2 current is applied to the upper current mirror portion 68, but because the bits C1 and 1 are low or 0, the upper mirror members are turned off. Since and C2 are also 0, these members are turned off and there is a current developed only by CQ. Since the control transistor for the transmission gate 70 has a channel width of 1W, the value of 1/8 is I ^.

Nu wordt toegevoerd aan transistor 82 in het bovenste deel of P-kanaal-spiegelgedeelte 78 via leiding 84 waar deze wordt gesplitst tot een fijnere verdeling. Omdat de transistor 82 een kanaalbreedte 8W heeft en de spiege-25 lende transistor 14a een breedte heeft van 1W, wordt de outputstroom 1^ próportioneel verlaagd, te weten 1/8 x 1/8 is 1/64 van de waarde van I^,Now, it is applied to transistor 82 in the top portion or P-channel mirror portion 78 through lead 84 where it is split to a finer distribution. Since the transistor 82 has a channel width 8W and the mirroring transistor 14a has a width of 1W, the output current is reduced proportionally, namely 1/8 x 1/8 is 1/64 of the value of I ^,

Volgens een ander voorbeeld geldt, dat wanneer CQ wordt uitgeschakeld en is hoog of logisch 1, dan moet 2/8 zijn of 1/4 van de waarde van I^.en in de tweede of P-kanaalspiegelsectie zou de waarde van 30 de outputstroom 1^ gelijk worden aan 1/8 x 2/8 of 2/64 van de waarde van de inputstroom 1^. Wanneer CQ, C1 en C2 alle worden aangenomen als zijnde laag en C,- is logisch 1, geeft de lagere of N-kanaalspiegelsectie van convertor 60 een stroom I2, die binnenkomt bij transistor 96 en die gespiegeld wordt door transistor 86 met een kanaalbreedte 4w en die een 35 stroom geeft die gelijk is aan 4/8 van I2· Door een eenvoudige opsomming moet Ijj gelijk zijn aan 4/8 van ly Zodoende geeft, zoals beschreven, het cibcöit van fig. 4 een lineair type van een stroom gestuurde ladder.In another example, if CQ is turned off and is high or logic 1, then 2/8 should be 1/4 of the value of I ^. And in the second or P channel mirror section, the value of 30 would be the output current 1 ^ equals 1/8 x 2/8 or 2/64 of the value of the input current 1 ^. When CQ, C1 and C2 are all assumed to be low and C1 is logic 1, the lower or N channel mirror section of converter 60 gives a current I2, which enters transistor 96 and is mirrored by transistor 86 with a channel width 4w and which gives a current equal to 4/8 of I2 · By a simple enumeration, Ijj must be equal to 4/8 of ly. Thus, as described, the figure of FIG. 4 gives a linear type of a current controlled ladder .

Omdat de menselijke stem een breed gebied omgeeft van geluidinten- 800 36 34 -11- 21376/Vk/Jl siteiten is gevonden dat ten einde het aantal digitale bits dat vereist is te minimaliseren en toch nog voldoende is om te voldoen aan de specifieke punten voor het menselijk' gehoor een logaritmisch analoge tot digitale omzetting vereist is. Een vorm van een logaritmische curve die toe-5 gepast wordt is gewoonlijk aangegeven als de "μ 255-wet”-curve en is gebaseerd op 8 bits van de code (PCM). De code is vergelijkbaar met de wetenschappelijke notatie, waarbij deze bestaat uit een signaalbit, vier bits voor de mantissa en drie bits voor de exponent. In termen van de logaritmische (companding en de-companding) curven bepaalt de signaalbit 10 de quadrant van de bewerking, de drie bits de koorden binnen het quadrant en de vier-bits de stap in de koorden. Het aantal bits bepaalt te voren het aantal sub-verdelingsniveau's, (koordenaantallen) door de aanduiding 2n. Zodoende zijn er §wee kwadranten, 8 koorden per kwadrant en 16 stappen per koorde.Deyu-255 wet wordt nader gespecificeerd door documenten die 15 verkrijgbaar zijn bij International Telegraph and Telephone Consultive Committee (CCITT) in Europa en bij American Telephone and Telegraph Company (AT&T) in Amerika. Fig. 5 geeft een benaderde versie van de wet voor twee kwadranten en segmenten, binnen de kwadranten voor een digitale tot analoge convertor, die toegepast wordt in samenhang met dé encoder 20 (transmitter). De benaderde wet die toegepast wordt heeft dezelfde eigenschap- als degene die gespecificeerd wordt in het gebied van elk toenemend segment en is twee keer het traject van het eerdere segment. Het enige verschil is dat de eerste stap in het eerste segment gebruik maakt van de waarde 2 in plaats van de vermelde waarde 1. Dit leidt tot een kleine 25 verschuiving in de wet en tot een vereenvoudiging, dat elk segment kan worden weergegeven door de helft van het aangegeven traject in waarde te weten, het traject 256 wordt 128. Deze vereenvoudiging zal het begrip van de algoritme dat vereist is vergemakkelijken, zodat het stroomspiegelcircuit wordt ontwikkeld dat vereist is om de wet te kunnen toepassen. Omdat de 30 eindpunten eventueel genormaliseerd zijn, is er geen verlies aan algemeenheid. Uit de tabel A kunnen de algoritmen worden afgelegen, die vereist » zijn om het circuit samen te stellen.Since the human voice surrounds a wide range of sound intensities, it has been found that in order to minimize the number of digital bits required, it is still sufficient to meet the specific points for human hearing requires logarithmic analog to digital conversion. A form of logarithmic curve applied to -5 is commonly referred to as the "μ 255-wet" curve and is based on 8 bits of the code (PCM). The code is similar to scientific notation, where it exists from a signal bit, four bits for the mantissa and three bits for the exponent In terms of the logarithmic (companding and de-companding) curves, the signal bit 10 determines the quadrant of the operation, the three bits the chords within the quadrant and the four -bits the step in the chords The number of bits predetermines the number of sub-division levels, (chord numbers) by the designation 2n, so there are two quadrants, 8 chords per quadrant and 16 steps per chord. further specified by documents available from International Telegraph and Telephone Consultive Committee (CCITT) in Europe and from American Telephone and Telegraph Company (AT&T) in America Fig. 5 shows an approximate version of the two-quadrant law anten and segments, within the quadrants for a digital to analog converter, which is used in conjunction with the encoder 20 (transmitter). The approximate law applied has the same property as that specified in the area of each incremental segment and is twice the trajectory of the previous segment. The only difference is that the first step in the first segment uses the value 2 instead of the stated value 1. This leads to a slight shift in the law and simplifies that each segment can be represented by half of the indicated range in value, the range 256 becomes 128. This simplification will facilitate the understanding of the algorithm required, so that the current mirror circuitry required to apply the law is developed. Since the 30 endpoints may be normalized, there is no loss of generality. From Table A, the algorithms required to assemble the circuit can be extracted.

-TABEL A- 800 3 6 34 -12- 21376/Vk/jl-TABLE A- 800 3 6 34 -12- 21376 / Vk / jl

TABEL ATABLE A

Benadering van de μ 255 wet voor PCM-eodeerorgaan (PCM (algoritmisch) nummer van grenzen van grenswaarden van het segment ^ het segment het codegetal (uiterste waarden T"(v ) -8 -127 tot -112 0 + 0 + 128 (1 tot 16) = 128 tot 2048 -7 -111 tot -96 0 + 128(16) + 64 (1 tot 16) = 2112 tot 3072 -6 -95 tot -80 2048 + 64 (16) + 32 (1 tot 16) 3104 tot 3584 10 -5 -79 tot -64 3072 + 32(16) + 16 (1 tot 16) = 3600 tot 3840 -4 -63 tot -48 3584 + 16(16) + 8 (1 tot 16) * 3848 tot 3968 -3 -47 tot -32 3840 + 8(16) + 4 (1 tot 16) = 3972 tot 4032 -2 -31 tot -16 3968 +4(16) +2 (1 tot 16) = 4034 tot 4064 -1 -15 tot 0 4032 + 2(16) + 1 (1 tot 16) = 4065 tot 4080 1 0 tot 15 (4064 + 1(16)) + 1 (0 tot 15) = 4080 tot 4095 2 16 tot 31 4080 + 1(16) + 2 (0 tot 15) = 4096 tot 4126 3 32 tot 47 4096 + 2(16) + 4 (0 tot 15) = 4128 tot 4188 4 48 tot 63 4128 + 4(16) + 8 (0 tot 15) = 4192 tot 4312 5 64 tot 79 4192+8 (16) + 16 (0 tot 15) = 4320 tot 4560 2Q 6 80 tot 95 4320 + 16(16) + 32 (0 tot 15) = 4576 tot 5056 7 96 tot 111 4576 +32(16) + 64 (0 tot 15) = 5088 tot 6048 8 112 tot 127 5088 + 64(16) + 128 (0 tot 15) = 6112 tot 8032Approximation of the μ 255 law for PCM decoder (PCM (algorithmic) number of limits of limits of the segment ^ segment the code number (extremes T "(v) -8 -127 to -112 0 + 0 + 128 (1 to 16) = 128 to 2048 -7 -111 to -96 0 + 128 (16) + 64 (1 to 16) = 2112 to 3072 -6 -95 to -80 2048 + 64 (16) + 32 (1 to 16 ) 3104 to 3584 10 -5 -79 to -64 3072 + 32 (16) + 16 (1 to 16) = 3600 to 3840 -4 -63 to -48 3584 + 16 (16) + 8 (1 to 16) * 3848 to 3968 -3 -47 to -32 3840 + 8 (16) + 4 (1 to 16) = 3972 to 4032 -2 -31 to -16 3968 +4 (16) +2 (1 to 16) = 4034 to 4064 -1 -15 to 0 4032 + 2 (16) + 1 (1 to 16) = 4065 to 4080 1 0 to 15 (4064 + 1 (16)) + 1 (0 to 15) = 4080 to 4095 2 16 to 31 4080 + 1 (16) + 2 (0 to 15) = 4096 to 4126 3 32 to 47 4096 + 2 (16) + 4 (0 to 15) = 4128 to 4188 4 48 to 63 4128 + 4 (16) + 8 (0 to 15) = 4192 to 4312 5 64 to 79 4192 + 8 (16) + 16 (0 to 15) = 4320 to 4560 2Q 6 80 to 95 4320 + 16 (16) + 32 (0 to 15) = 4576 to 5056 7 96 to 1 11 4576 +32 (16) + 64 (0 to 15) = 5088 to 6048 8 112 to 127 5088 + 64 (16) + 128 (0 to 15) = 6112 to 8032

Omdat stroomspiegels een stroom hebben in één richting, heeft de algoritme -plaats van de onderste linkerhelft van het gedeelte van de grafiek 25 in fig. 5 (negatieve kwadrant) naar het bovenste rechtergedeelte van de grafiek (positieve kwadrant). Wanneer de stroom eventueel wordt omgezet tot een spanning, kan de stroom die zich verplaatst bij het centrale gedeelte van de grafiek worden omgezet tot een grondpotentiaal samen met een + en - toevoegsysteem, te weten s +5V, - -5V en VQNI) = 0V. Het 30 eerste segment (-8) heeft een traject van 128 en omdat elk segment bestaat uit 16 stappen, wordt de wet gevolgd door elke stap en dit geeft waarden, waarvan de eindpunten of uiterste waarden zijn aangegeven. Het tweede segment (47) dat aangegeven is heeft een traject van 64 en dit wordt gevolgd door elke stap. De aanduiding (128) (16) is de eindwaarde van het vorige 35 segment en is vereist, omdat de wet is opgebouwd uit de som van elk vorig segment dat men tegenkomt. Het volgende segment (-6) wordt gevonden en de waarde hiervan bestaat uit de* stappen die in dit geval vergeleken worden met 32, de waarde van het vorige segment 64(16) en de som van alle 800 3 6 34 -13- 21376/Vk/jl voorgaande segmenten hiervoor. De algoritme zet zich voort door elke segment op een vergelijkbare wijze. Uit de algoritme wordt een vergelijking ontwikkeld, die weergegeven is in tabel B.Since current mirrors have a flow in one direction, the algorithm position is from the bottom left half of the portion of the graph 25 in Figure 5 (negative quadrant) to the top right portion of the graph (positive quadrant). When the current is possibly converted to a voltage, the current moving at the central part of the graph can be converted to a ground potential together with a + and - addition system, i.e. s + 5V, - -5V and VQNI) = 0V . The first segment (-8) has a range of 128, and since each segment consists of 16 steps, the law is followed by each step and gives values, the end points or extremes of which are indicated. The second segment (47) indicated has a range of 64 and this is followed by each step. The designation (128) (16) is the terminal value of the previous 35 segment and is required because the law is made up of the sum of each previous segment encountered. The next segment (-6) is found and its value consists of the * steps compared in this case to 32, the value of the previous segment 64 (16) and the sum of all 800 3 6 34 -13- 21376 / Vk / jl previous segments above. The algorithm continues through each segment in a similar manner. An equation is developed from the algorithm, which is shown in Table B.

TABEL BTABLE B

5 Benadering van de /1-255 wet voor PCM-codeerorgaan (vergelijking) te-lffi'th + ffiKi'h ♦ W ♦ «V1! ♦ ,0 V,) + 2# (Cs'Il + CSI2> + 555 ‘V1! + C4V + 5§5 + C3I2^ + 255 *C2I1 + C2I2' 255 &ih + CII2> + 255 {CÓh + C0I2) 1 ! Γ1 “ 35 V h - 55 S3h + 55 B2Z» + ?! V» + 3? Vb + é ^ JR °f 2° I2 « j|(8 S3+ 4 S2+ 2 8χ+ 1 S0+ 1 C+) IR LET 8 S3+ 4 S2+ 2 S,U S. + 1 C+^Sv voor C+ * 1, S = 1,2,.../15,16 voor c+= 0, S = 0,1,...,14,15 255 Approach to the / 1-255 law for PCM encoder (comparison) te-lffi'th + ffiKi'h ♦ W ♦ «V1! ♦, 0 V,) + 2 # (Cs'Il + CSI2> + 555 'V1! + C4V + 5§5 + C3I2 ^ + 255 * C2I1 + C2I2' 255 & ih + CII2> + 255 {CÓh + C0I2) 1 ! Γ1 “35 V h - 55 S3h + 55 B2Z» +?! Q »+ 3? Vb + é ^ JR ° f 2 ° I2 «j | (8 S3 + 4 S2 + 2 8χ + 1 S0 + 1 C +) IR LET 8 S3 + 4 S2 + 2 S, U S. + 1 C + ^ Sv for C + * 1, S = 1,2, ... / 15,16 for c + = 0, S = 0,1, ..., 14,15 25

Substituering van en I2 inSubstitution of and I2 in

Iffl* - 555x32 Π255Χ16) C? + 128 <16 C,' + 8,0,) + 30 64(16 C ' + S Cj + 32(16 C' + S'C*) + Ö X O D · X » 16(16 C4'+ SXC4) + 8(16 C3'+ S^) + 4(16 C2'+ SxC2) + 2(16 C^ + S^) + 1(16 C0'+ SxCQ)J. (6) 80036 34 35 -14- 21376/Vk/jlIffl * - 555x32 Π255Χ16) C? + 128 <16 C, '+ 8.0,) + 30 64 (16 C' + S Cj + 32 (16 C '+ S'C *) + Ö XODX »16 (16 C4' + SXC4) + 8 (16 C3 '+ S ^) + 4 (16 C2' + SxC2) + 2 (16 C ^ + S ^) + 1 (16 C0 '+ SxCQ) J. (6) 80036 34 35 -14- 21376 / Uk / yl

Elk codegetal heeft een uniek codesignaalwoord, bestaande uit de controlesignaalbits en deze woorden kunnen arbitrair worden gevormd uit de combinaties van nullen en enen en aangegeven voor de codenummers op conventionele wijze. Hierbij wordt de tabel C gevolgd, welke de ty-5 pische codesignaalbits geeft die vereist zijn voor de bewerking van de u-255 wet-convertor in fig. 4 en geven de getallen en waarden die kunnen worden gevonden in het oranje boek band III-2 van The International Telecommunications Union, Genève, Zwitserland.Each code number has a unique code signal word, consisting of the control signal bits, and these words can be arbitrarily formed from the combinations of zeros and ones and indicated for the code numbers in a conventional manner. Here, table C is followed, which gives the typical code signal bits required for the operation of the u-255 wet converter in Fig. 4 and gives the numbers and values that can be found in the orange book binding III- 2 from The International Telecommunications Union, Geneva, Switzerland.

-TABEL C- 800 36 34 - 15- 21376/Vk/jl-TABLE C- 800 36 34 - 15- 21376 / Vk / jl

TABEL CTABLE C

* I ' " Signaalcode bits Icodelcode [code C+ C7’C7 Cg'Gg C5'C5 Cjj'Cjj C3’C3 C2'C2 C1’C1 C0'C0 S3S2SrS0 nr. waarde waarde ___________n vn__**n* I '"Signal code bits Icode code [code C + C7'C7 Cg'Gg C5'C5 Cjj'Cjj C3'C3 C2'C2 C1'C1 C0'C0 S3S2SrS0 no. Value value ___________n vn __ ** n

Oo 1 0 00 0 o’ 00 00 00 00 00000 -127 128 -7904 00 10 00 00 00 00 00 00 01111 -112 2048 -4064 o 1 00.10 do o'o 00 00 00 00000 -1 11 2112 -3936 0 1 00 10 00 0 0 00 00 OQ 01111 - 9:6 3072 -2016 0 1 01 00 10 00 00 00 00 00000 - 95 3104 -1952 0 1 01 00 10 00 00 00 00 01111 - 80 J584 -992 01 01 01 00 10 00 00 00 00000 -79 3600 -960 0 1 01 01 00 10 00 00 00 01111 ->64 3840 -480 01 01 01 01 00 10 00 00 00000 - 63 3848 -464 01 01 01 01 00 TO 00 00 01111 -48 3968 -224 0 1 0 1.01 01--0 1 00 10 00 00 000 --47 3972 -216 01.0101 o 1 01 00 10 00 01111 -32 4032 τ96 01 010101 01 01 00 10 00000 -31 4034 -92 or 01 0 1 01 01 01 00 10 01111 -16 4064 -32 or o 1 01 01 01 01 01 0010000 -15 4065 -30 01 c 1 01 0 101 01 01 0011111 0 4080 - -0 1 0 0 0 ~0[0 0 0 00 00 00 00 10000 0 4082 +0 10 00 00 00 00 00 00 00 11111 15 4095 30 1 0 0 0.0 0 do o'o 00 00 11 00000 16 4096 32 10 0000 00 00 00 00 11 01111 31 4126 92 10 00 00 00 00 00 11 01 00000 32 4128 96 10 00 00 00 00 00 11 01 01111 47 4188 216 10 oo 00 00 00 11 01 01 00000 48 4192 224 10 oo 00 00 00 11 01 01 01111 63 4312 464 800 3 6 34 -16- 21376/Vk/jlOo 1 0 00 0 o '00 00 00 00 00000 -127 128 -7904 00 10 00 00 00 00 00 00 00 01111 -112 2048 -4064 o 1 00.10 Thu o'o 00 00 00 00000 -1 11 2112 -3936 0 1 00 10 00 0 0 00 00 OQ 01111 - 9: 6 3072 -2016 0 1 01 00 10 00 00 00 00 00000 - 95 3104 -1952 0 1 01 00 10 00 00 00 00 01111 - 80 J584 -992 01 01 01 00 10 00 00 00 00000 -79 3600 -960 0 1 01 01 00 10 00 00 00 01111 -> 64 3840 -480 01 01 01 01 00 10 00 00 00000 - 63 3848 -464 01 01 01 01 00 TO 00 00 01111 - 48 3968 -224 0 1 0 1.01 01--0 1 00 10 00 00 000 --47 3972 -216 01.0101 o 1 01 00 10 00 01111 -32 4032 τ96 01 010101 01 01 00 10 00000 -31 4034 -92 or 01 0 1 01 01 01 00 10 01111 -16 4064 -32 or o 1 01 01 01 01 01 0010000 -15 4065 -30 01 c 1 01 0 101 01 01 0011111 0 4080 - -0 1 0 0 0 ~ 0 [0 0 0 00 00 00 00 10000 0 4082 +0 10 00 00 00 00 00 00 00 11111 15 4095 30 1 0 0 0.0 0 do o'o 00 00 11 00000 16 4096 32 10 0000 00 00 00 00 11 01111 31 4 126 92 10 00 00 00 00 00 11 01 00000 32 4 128 96 10 00 00 00 00 00 11 01 01 111 47 4 188 216 10 oo 00 00 00 11 0 1 01 00000 48 4192 224 10 oo 00 00 00 11 01 01 01111 63 4312 464 800 3 6 34 -16- 21376 / Vk / jl

VERVOLG TABEL CCONTINUED TABLE C

—______ _r._·, ________ ____ . . —_____ - - -- .... | J- ---—______ _r._ ·, ________ ____. . —_____ - - - .... | J- ---

Signaalcode bits . , t _·_:__,__,_._.__ code code code C+ C7'C7 V°6 C5,C5|Ct'Ct C3'C3 C2'C2IC1'C1iC0'C0IS3S2S1S0 n0' waarde waarde n v 'λ ____________n__n 10 o o oo oo 11 οι οι oi ooooo 64 4320 48 o 10 0 o 00 00 11 01 01 01 01111 79 4560 960 10 00 00 11101 01 01 01 00000 80 4576 992 1 0 00 00 11 01 0101 01 0 1 1 1 1- 95 5056 1952 10 00 11 01 01 01 01 01 00000 96 5088 2016 1 0 co 11 01 01 01 01 01 01111 111 6048 3936 10 11 01 01 01 01 01 01 00000 112 6112 4064 10 11 01 01 01 01 01 01 01111 127 8032 7904Signal code bits. , t _ · _: __, __, _._.__ code code code C + C7'C7 V ° 6 C5, C5 | Ct'Ct C3'C3 C2'C2IC1'C1iC0'C0IS3S2S1S0 n0 'value value nv' λ ____________n__n 10 oo oo oo 11 οι οι oi ooooo 64 4320 48 o 10 0 o 00 00 11 01 01 01 01111 79 4560 960 10 00 00 11 101 01 01 01 00000 80 4576 992 1 0 00 00 11 01 0 101 01 0 1 1 1 1 - 95 5056 1952 10 00 11 01 01 01 01 01 00000 96 5088 2016 1 0 co 11 01 01 01 01 01 01 111 111 6048 3936 10 11 01 01 01 01 01 01 00 000 112 6112 4064 10 11 01 01 01 01 01 01 01 111 127 8032 7904

Opmerking: X = 2(v - 4080) η nNote: X = 2 (v - 4080) η n

Het circuit dat weergegeven wordt door een digitale tot analoge convertor 104 voor het bewerkstelligen van de *Ju-255 wet" volgens de uitvinding is weergegeven in fig. 6. Het circuit is samengesteld uit gecontroleerde en niet-gecontroleerde stroomspiegels, die een eerste (of lagere) 5 serie N-kanaalstroomspiegels 106 omvatten voor het implementeren van de stapwaarden van de wet (met waarden van 1,2-16 voor de negatieve kwadrant en de waarden 0, 1-15 voor de positieve kwadrant) en een tweede (of bo-venste)serie van stroomspiegels 108'voor het implementeren van de segment-gedeelten van de wet (met gewogen waarden 1, 2, 4-128). Een enkele stroom-10 spiegel 110 is aangebracht voor het implementeren van het teken van de bits om de bewerkingskwadrant te bepalen.The circuit represented by a digital to analog converter 104 for effecting the "Ju-255 law" according to the invention is shown in FIG. 6. The circuit is composed of controlled and uncontrolled current mirrors, which have a first (or lower) 5 series N channel current mirrors 106 for implementing the step values of the law (with values of 1.2-16 for the negative quadrant and the values 0.1-15 for the positive quadrant) and a second (or bo -window series of current mirrors 108 'for implementing the segment portions of the law (with weighted values 1, 2, 4-128) A single current mirror 110 is provided for implementing the sign of the bits to determine the operation quadrant.

Een referentiestroom I„ wordt toegevoerd aan een leiding 112 naarA reference current I1 is supplied to a line 112 to

Ja de afvoer en de poort van een eerste inputtransistor 114 en ook naar de poort van een spiegelende transistor 116, waarvan de afvoer is verbonden 15 voor een leiding 118 met een bovenste serie stroomspiegels 108. De 1^-stroom wordt ook toegevoerd als een input aan elk van de controlepoorten 106. Een meer nauwkeurige beschrijving van het schematisch weergegeven circuit voor deze N-kanaalstrooraspiegel is weergegeven in fig. 6B. De andere inputleidingen 120 naar deze N-kanaalcontrolepoorten zijn verbon-20 den met afzonderlijke gegevensinputs SQ, S.j, S2 en Sy De output van elke 800 3 6 34 -17- 21376/Vk/jl controlepoort 106 is verbonden met de poort van een spiegelende MOSFET 122, waarvan het kanaal een te· voren bepaalde breedte heeft (zoals aangegeven) zodat deze een te voren bepaalde hoeveelheid stroom zal geleiden.Yes, the drain and gate of a first input transistor 114, and also to the gate of a specular transistor 116, whose drain is connected for a line 118 to an upper series of current mirrors 108. The 1 current is also supplied as an input to each of the control ports 106. A more accurate description of the schematically shown circuit for this N-channel jamming mirror is shown in Fig. 6B. The other input lines 120 to these N-channel control ports are connected to separate data inputs SQ, Sj, S2 and Sy The output of each 800 3 6 34 -17- 21376 / Vk / jl control port 106 is connected to the port of a specular MOSFET 122, the channel of which has a predetermined width (as indicated) so that it will conduct a predetermined amount of current.

De stroomelektrode voor alle vijf deze spiegelende transistoren 122 evenals 5 de transistoren 114 en 116 zijn verbonden met een gewone of gemeenschappelijke leiding 124 vanflf een aarde van V^-ter minal. De afvo er elektrode voor de spiegelende transistoren 122 zijn verbonden met een gewone leiding 126, die uitkomt bij het bovenste serie van de stroomspiegels.The current electrode for all five of these specular transistors 122 as well as the transistors 114 and 116 are connected to a common or common lead 124 of an earth of V-terminal. The drain electrode for the specular transistors 122 is connected to a common lead 126, which terminates at the top series of the current mirrors.

De stroomspiegels 108 in bovenste gedeelte» of series zijn nader 10 weergegeven in een schematisch circuit van fig. 6C met twee signaalinput-terminals ê en d voor het ontvangen van de gecodeerde inputgegevenssignal-len (CQ, C0', C.j, C^' enz.) en twee inputterminals a en b. De "a"-terminals voor ille acht de stroomspiegels zijn evenwijdig verbonden met de leiding 128 en de ”bw-terminals zijn verbonden met de leiding 130. Elk van de 15 stroomspiegels 108 heeft een outputterminal ("e"), die verbonden is met de poort van een spiegelende transistor 130, waarvan de bron is verbonden met een gemeenschappelijke (gewone) leiding 134, vanaf een positieve spanningstoevoer V^. De afvoerëlektrode van elke spiegelende transistor is verbonden met een gemeenschappelijke leiding 136, die de outputstroom 20 I geeft. Elke spiegelende transistor 132 in de bovenste serie heeft een kanaalbreede die de helft is van de grootte van de nabij gelegen transistor van de serie, zodat een proportionele stroomoutput wordt verkregen. Zodoende, zal zoals aangegeven is de spiegelende transistoren voor de acht stroomspiegels 108 een kanaalbreedte hebben van 1 W tot 128 W.The upper section current mirrors 108 or series are shown in more detail in a schematic circuit of FIG. 6C with two signal input terminals ê and d for receiving the coded input data signals (CQ, C0 ', Cj, C ^' etc. .) and two input terminals a and b. The "a" terminals for ille eight current mirrors are connected in parallel to line 128 and the bw terminals are connected in line 130. Each of the 15 current mirrors 108 has an output terminal ("e") connected to the gate of a specular transistor 130, the source of which is connected to a common (common) lead 134, from a positive voltage supply V ^. The drain of each specular transistor is connected to a common lead 136, which gives the output current 20 I. Each top series specular transistor 132 has a channel width that is half the size of the adjacent transistor of the series, so that a proportional current output is obtained. Thus, as indicated, the specular transistors for the eight power mirrors 108 will have a channel width of 1 W to 128 W.

25 De P-kanaalcontrolepoorten 110 (met een circuit zoals aangegeven in fig.The P-channel control ports 110 (with a circuit as shown in fig.

6A),heeft een output die verbonden is met de poort van een spiegelende transistor Γ38, waarvan de kanaalbreedte 255 W is en waarvan de bron is verbonden met de V^-leiding 134. De afvoerelektrode is verbonden met de gemeenschappelijke outputleiding 136.6A), has an output connected to the gate of a specular transistor Γ38, the channel width of which is 255 W and the source of which is connected to the V1 lead 134. The drain is connected to the common output lead 136.

30 Een paar eerste en tweede inputtransistoren 140 en 142 zijn even wijdig verbonden met de spiegelende transistoren 132 en béide hebben een kanaalbreedte van 255 W. De bronnen van deze transistoren zijn verbonden met de gemeenschappelijke V^-leiding 134. De afvoer en de poorteleketroden van de eerste transistor 140 zijn verbonden met de I^-leiding 128, die op 35 zijn beurt is verbonden met de lineaire "EN"-poort 110 en met de "a" toe-voerterminal van elk van de controlepoorten 108, terwijl de afvoer en de poortelektroden van de tweede transistor 142 zijn verbonden met de "b"-toevoerterminals van deze controlepoorten.A pair of first and second input transistors 140 and 142 are equally connected to the specular transistors 132 and both have a channel width of 255 W. The sources of these transistors are connected to the common V-conductor 134. The drain and gate electrodes of the first transistor 140 is connected to the I1 lead 128, which in turn is connected to the linear "AND" gate 110 and to the "a" supply terminal of each of the control ports 108, while the drain and the gate electrodes of the second transistor 142 are connected to the "b" supply terminals of these control ports.

ftoniesi -18- 21376/Vk/jlftoniesi -18- 21376 / Vk / jl

De lineaire EN-poort 110 ontvangt een signaalgegevensinput (C+) via leiding 144 die ook is verbonden met een leiding 146 via een invertor 148 met een lagere stroomspiegel 106a.The linear AND gate 110 receives a signal data input (C +) through line 144 which is also connected to a line 146 through an inverter 148 with a lower current mirror 106a.

Bij het in werking zijn van het circuit 104 bewerkstelligen de 5 bovenste stroomspiegels 108 (met de bepaalde kanaalwaarden 1, 2, 4 ...128) het segment-gedeelte van de "ƒ1-255 wet" en de lagere stroomspiegels 106 bewerkstelligen de stapwaarden van de wet (met waarden 1, 2-16) voor het negatieve kwadrant, en waarden 0,1-15 voor het positieve kwadrant. Om aan te geven hoé deze getallen en tabellen samenhangen, wordt een voorbeeld 10 van een waarde gegeven. Aangenomen dat voor een bepaald codegetal (bijvoor-beeld 31) de stapbit (S^ tot SQ) alle één zijn, (1). Dan zal de stroom Ig bestaan uit de som van de stromen van de hiermee samenhangende spiegels geregeld door deze bit-waarden. is zodoende gelijk aan 1/32 IR + 2/32 IR + 4/32 IR + 8/32 IR = 15/32 IR en de stroom 1^ is gelijk aan 15 16/32 I_. Deze stromen zijn gericht in een segmentgedeelte van een cir- Π cuit. Omdat de gekozen waarde gelegen is binnen het positieve kwadrant, is de signaalbit (C+) gelijk aan 1 (1) en één component van de outputstroom IUIT is zodoende 255/255 (16 /32 IR). De resterende componenten worden verkregen uit de laagst gewogen segmentspiegels 108 (te weten 1W en 2W) 20 bij het bovenste rechtergedeelte van fig. 4. Deze zijn respectievelijk gelijk aan 1/225 (16/32 IR) en 2/255 (15/32 IR). De totale som van de stromen is gdijk aan 1/255 x 32 (255 x 16 IR + 16 IR + 2 x 15 IR) of gelijk aan 1/255 x 32(4126) I .When the circuit 104 is operating, the 5 upper current mirrors 108 (with the determined channel values 1, 2, 4 ... 128) effect the segment portion of the "ƒ1-255 wet" and the lower current mirrors 106 effect the step values of the law (with values 1, 2-16) for the negative quadrant, and values 0.1-15 for the positive quadrant. To indicate how these numbers and tables are related, an example of a value is given. Assuming that for a given code number (e.g. 31), the step bit (S ^ to SQ) are all one, (1). Then the current Ig will consist of the sum of the currents of the associated mirrors controlled by these bit values. is therefore equal to 1/32 IR + 2/32 IR + 4/32 IR + 8/32 IR = 15/32 IR and the current 1 ^ is equal to 15 16/32 I_. These flows are directed in a segment portion of a circuit. Since the selected value is within the positive quadrant, the signal bit (C +) is 1 (1) and one component of the output current IUIT is therefore 255/255 (16/32 IR). The remaining components are obtained from the lowest weighted segment mirrors 108 (i.e. 1W and 2W) 20 at the top right portion of Fig. 4. These are equal to 1/225 (16/32 IR) and 2/255 (15/32, respectively). IR). The total sum of the currents is equal to 1/255 x 32 (255 x 16 IR + 16 IR + 2 x 15 IR) or equal to 1/255 x 32 (4126) I.

De waarde tussen haakjes is de waarde vn aangegeven in een te 25 voren bepaalde tabel met codewoorden en wordt genormaliseerd in overeenstemming met de waarde 255 x 32 (8160), Om deze bepaalde waarde (Vn-waar-de) volgens deyu-255 wet te vergelijken, wordt de waarde Vn ingesteld door een vergelijking 2(vr -4080). De factor 2 geldt voor de vereenvoudiging die eerst wordt bewerkstelligd en wordt geschrapt bij de normalisatie-30 bewerking. De term 4080 is nodig om de oorspronkelijke waarde opniéuw in te stellen bij het centrum van de yu 255-grafielf en in het bepaalde circuit wordt bewerkstelligd door het definiëren van de spanningsval die bewerkstelligd wordt door de stroom (Ι^τ) in het centrum van de grafiek door de grondpotentiaal.The value in brackets is the value vn indicated in a predetermined code word table and is normalized in accordance with the value 255 x 32 (8160), To set this determined value (Vn value) according to the yu-255 law compare, the value Vn is set by an equation 2 (vr -4080). The factor 2 applies to the simplification that is first accomplished and is deleted in the normalization operation. The term 4080 is needed to set the original value again at the center of the yu 255 graph and is accomplished in the given circuit by defining the voltage drop effected by the current (Ι ^ τ) at the center of the graph by the ground potential.

35 Zodoende blijkt dat bij een codeer-decodeersysteem een stroom digitale gegevens toegevoerd aan het digitale tot analoge circuit 104 'een analoge output zal bewerkstelligen in overeenstemming met de/u 255 wet.Thus, it appears that in a coding decoding system, a stream of digital data supplied to the digital to analog circuit 104 'will effect an analog output in accordance with the 255 law.

Op deze manier kan de complexiteit van het analoge geluidssignaal worden 800 3 6 34 -19- 2 1 37 6/Vic /j 1 gereproduceerd, zonder een overmatige ruis en/of vertekening.In this way, the complexity of the analog audio signal can be reproduced 800 3 6 34 -19- 2 1 37 6 / Vic / j 1, without excessive noise and / or distortion.

Bij de digitale gegevenstransmissie speelt de vermenigvuldiging van de signalen een belangrijke rol als signaal-omzettingsbewerking.Dit geldt bijvoorbeeld voor de modulatie en conversie van signalen uit een 5 frequentie naar een andere, waarbij een dergelijke bewerking vereist is. Onder toepassing van het principe volgens de uitvinding wordt het vermenigvuldigen van de signalen makkelijk bewerksëelligd onder toepassing van vier-stroom-spiegel digitale tot analoge omzetters 150, 152,154 en 156 zoals weergegeven in fig. 7. Deze twee P-kanaal en twee N-kanaalstroomspie-10 gel digitale tot analoge omzetteers worden cascade gevormd door het verbinden van de output van de een met de input van de andere. De inputstroom I,j naar de convertor 150, kan een referenfciestroom (constante) zijn, of deze kan worden gevarieerd. De stroom-spiegel D tot A kan lineair zijn ingesteld (de waardetoekénning van elke toenemende bit zal verdubbeld wor-15 den in vergelijking met de eerste bit ) of niet-lineair worden ingesteld of gewogen met de bit bepaling, die desgewenst kan worden gekozen. De stroom van elke D tot A - convertor, kan worden weergegeven door de volgende vergelijkingIn digital data transmission, the multiplication of the signals plays an important role as signal conversion operation. This applies, for example, to the modulation and conversion of signals from one frequency to another, where such an operation is required. Using the principle of the invention, the multiplication of the signals is easily accomplished using four-current mirror digital to analog converters 150, 152, 154 and 156 as shown in Fig. 7. These two P-channel and two N-channel current key -10 gel digital to analog converters are cascaded by connecting the output of one to the input of the other. The input current I, j to the converter 150 may be a reference current (constant), or it may be varied. The current mirror D to A can be set linearly (the value assignment of each increasing bit will be doubled compared to the first bit) or set non-linearly or weighted with the bit determination, which can be selected if desired. The current of each D to A converter can be represented by the following equation

IUIT " diIIN = (wnCn + + W1C1 + Wc/V IINIUIT "diIIN = (wnCn + + W1C1 + Wc / V IIN

20 waarin IIN is de output en inputstroom wfl is de waardetodeenning van de controlebit,20 where IIN is the output and input current wfl is the value bit of the control bit,

Cn is de input van de controlebit (met waarden 0 of 1) d^ is de algemene controlevector, bestaande uit de som van de 25 produkten van de controlegewichten en bits.Cn is the input of the control bit (with values 0 or 1) d ^ is the general control vector, consisting of the sum of the 25 products of the control weights and bits.

De outputstroom I2: bewerkstelligd door de digitale tot analoge convertor 156 is I2 = d.^. De nabijgelegen D tot A convertor 154, hierop volgend, heeft een stroomwaarde = d^I^. De daarop volgende convertor 152 heeft een waarde I„ s d_I_ en de laatste convertor 150 heeft een 4 3 5 30 waarde Ij. * d^I^. Door het substitueren van deze vergelijkingen krijgt men een outputstroom I2 die overeenkomst met een vermenigvuldigbare functie van de digitale vectoren te weten 1^ is d^, d^,d2 en d1 1^. Hoewel fig. 7 een vermenigvuldiging aangeeft van vier vectoren, waarbij de grootte van de vermenigvuldiging van de digitale variabelen elke waarde kan hebben 35 ( te weten van 2 tot een waarde die begrenst is door de vereisten die gesteld worden aan het gedrag van de vermenigvuldigende D tot A convertor).The output current I2: effected by the digital to analog converter 156 is I2 = d. ^. The nearby D to A converter 154, following, has a current value = d ^ I ^. The subsequent converter 152 has a value I s d_I_ and the last converter 150 has a 4 3 5 30 value Ij. * d ^ I ^. Substituting these equations gives an output current I2 corresponding to a multiply function of the digital vectors, namely 1 ^ d ^, d ^, d2 and d1 1 ^. Although Fig. 7 shows a multiplication of four vectors, the magnitude of the multiplication of the digital variables can be any value (i.e., from 2 to a value limited by the requirements of the behavior of the multiplying D to A converter).

De stroom-spiegel D tot A convertors kunnen ook worden verwerkt in een A tot D converöiescheraa onder toepassing van een conversietechniek -20- 21376/Vk/jl die als een zodanige benadering bekend is. In een voorbeeld van een rangschikking die aangegeven is in fig. 8, geeft een spanningsreferentie 158 een constante spanning VR aan een spannings tot stroom convertor bestaande uit een geschikte operationele versterker 160. De output van deze op-5 amp is verbonden met de poort van een N-kanaal MOS transistor 162, waarvan de afvoer is verbonden met een negatieve feed-back leiding 164 die ook is verbonden via een weerstand R^ met de aarde.Zodoende wordt een stroom toegevoerd door een leiding 166 aan een D tot A stroomspie- gel 168 die een invoer van gegevens ontvangt uit een naar geplaatst bena-10 deringsregistor 170 (SAR). Verbonden met deze stroomspiegel 168 is een stroom tot spannings convertor, bestaande uit een geschikte operationele versterker 172 en een weerstand R2 (mits die een outputspanning V heeft = 1-d(R,/R_)(V ) waarvan de output is verbonden met een geschikte verge- \ d Ά lijker 174 met een versterking groter dan 2n voor een n-bit convertor.The current mirror D to A converters can also be processed in an A to D conversion screen using a conversion technique -20-21376 / Vk / µl known as such an approach. In an example of an arrangement shown in Figure 8, a voltage reference 158 gives a constant voltage VR to a voltage to current converter consisting of a suitable operational amplifier 160. The output of this op-5 amp is connected to the gate of an N-channel MOS transistor 162, the drain of which is connected to a negative feed-back line 164 which is also connected via a resistor R 1 to ground. Thus, a current is supplied through line 166 to a D to A current spine. gel 168 which receives an input of data from an approached approximation registor 170 (SAR). Connected to this current mirror 168 is a current to voltage converter, consisting of a suitable operational amplifier 172 and a resistor R2 (provided it has an output voltage V = 1-d (R, / R_) (V) whose output is connected to a suitable comparator 174 with a gain greater than 2n for an n-bit converter.

15 De output van deze vergelijkingsèrgaan is verbonden door een leiding 167 met SAR 170 en de positieve input met de op-amp 172, verbonden door een leiding 178 met de referentiespanning 158. Zodoende is de algorithme van het omzettlngsproces als volgt met enige onbekende spanning V^n toegevoerd aan het vergelijkingsorgaan: het onbekende voltage heeft een waar-20 de tussen 0 en de referentiespanning VR (11/16 VR).The output of this comparator is connected by a line 167 to SAR 170 and the positive input to the op-amp 172, connected by a line 178 to the reference voltage 158. Thus, the conversion process algorithm is as follows with some unknown voltage V 1 supplied to the comparator: the unknown voltage has a value between 0 and the reference voltage VR (11/16 VR).

Aangenomen wordt een eenvoudig geval, waarbij de convertor 168 een resolutie van vier bits heeft of 16 beslissingsniveau’s en dat alle digitale bits van de SAR 170 uitgaan op een waarde van 0 bij het begin van de cyclus en dat de weerstanden R^ en R2 gelijke waarden hebben met 25 V s (1-d)VR en d = wnCn + ... + w^C^ + wQCQ, waarbij wn de waarden zijn en C de controle (bits) dus d * 0.Assume a simple case where the converter 168 has a resolution of four bits or 16 decision levels and all digital bits of the SAR 170 assume a value of 0 at the beginning of the cycle and resistors R1 and R2 are equal values. with 25 V s (1-d) VR and d = wnCn + ... + w ^ C ^ + wQCQ, where wn are the values and C is the control (bits) so d * 0.

nn

Met de volgende cycleerbit (de meest significante bit) die ingesteld is op een waarde van 0 zodat d = 8/16 en de spanning op de negatieve input V van de vergelijker is gelijk aan (1 - 8/16)Vr of 7/16 VR 30 omdat de inputwaarde gelijk is aan 11/16 VR en de waarde v is 7/16 VR (te weten lager dan vln) geeft de vergelijker een digitale waarde nul aan SAR. De SAR zal de waarde opslaan op de signaallijn van de reste rende cycli. Voor de volgende cyelus wordt bit C2 ingesteld op een waarde 1, zodat v gelijk is aan (1-8/16) (0) - 4/16 (1))VR of 12/16 VR. Met v^n 35 s 11/16 VR en met v is gelijk aan 12/16 VR (zoals boven vln) is de waarde die verkregen wordt door de vergelijker gelijk aan 1 en opgeslagen op bit C2· Voor de volgende cyclus wordt bit ingesteld op een waarde van 1, zodat V gelijk is aan (1-8/16(0)-4/16(1) -2/16(1) VR of 10/16 VR. Met 800 3 é 34 -21- 21376/Vk/jl « v. is gelijk aan 11/16 V_ en v = 10/16 V ( te weten beneden v. , welke in π π in waarde wordt verkregen door de vergelijker en gelijk is aan 0 en opgeslagen op bit Cj). Voor de volgende cyclus wordt CQ ingesteld op de waarde 1 zodat v gelijk is aan (1-8/16(0) - 4/16(1) - 2/16 (0) - 1/16 (1) VR) of 5 11/16 V . Met v. is gelijk aan v wordt de waarde die bewerkstelligd wordt n in door de vergelijker 0 en wordt opgeslagen op bit CQ. De digitale waarden C^CgC ,|Cq * 0100 opgeslagen in het binaire complement van de analoge waarde, toegevoerd aan de A tot D (te weten v , = (8/16 (0) + 4/16(1) + _ opgeslagen 2/16(0) + 1/16 (0))VR = 11/16 VR).With the next cycleer bit (the most significant bit) set to a value of 0 such that d = 8/16 and the voltage at the comparator negative input V is equal to (1 - 8/16) Vr or 7/16 VR 30 because the input value is equal to 11/16 VR and the value v is 7/16 VR (i.e. less than vln), the comparator gives a digital value zero to SAR. The SAR will store the value on the signal line of the remaining cycles. For the next cyelus, bit C2 is set to a value of 1, so that v equals (1-8 / 16) (0) - 4/16 (1)) VR or 12/16 VR. With v ^ n 35 s 11/16 VR and with v equals 12/16 VR (as above vln), the value obtained by the comparator is equal to 1 and stored on bit C2 · Bit is set for the next cycle to a value of 1, so that V equals (1-8 / 16 (0) -4/16 (1) -2/16 (1) VR or 10/16 VR. With 800 3 é 34 -21- 21376 / Vk / jl «v. Is equal to 11/16 V_ and v = 10/16 V (i.e. below v., Which in π π is obtained in value by the comparator and equals 0 and stored on bit Cj) For the next cycle, CQ is set to 1 so that v equals (1-8 / 16 (0) - 4/16 (1) - 2/16 (0) - 1/16 (1) VR) or 5 11/16 V. With v equals v, the value effected is n in by comparator 0 and is stored on bit CQ The digital values C ^ CgC, | Cq * 0100 are stored in the binary complement of the analog value, applied to A to D (v. =, (8/16 (0) + 4/16 (1) + _ stored 2/16 (0) + 1/16 (0)) VR = 11 / 16 VR).

10 Voor een deskundige zal het mogelijk zijn om binnen het kader van de uitvinding een aantal veranderingen of modificaties aan te brengen.It will be possible for a person skilled in the art to make a number of changes or modifications within the scope of the invention.

-CONCLUSIES- 800 3 6 34- CONCLUSIONS - 800 3 6 34

Claims

Digital to analog current converter, characterized in that it comprises: a first transistor suitable for connection to a power source, a second mirror transistor having a magnitude proportional to the first transistor, conductors which connect the gate electrode of the first 10 and second transistors and a transistor gate means in the connecting conductors suitable for connecting to a digital data input source and means comprising preventing the hole from the second transistor from flowing out, an on-off control of a strobe output 15 by the second transistor which has a magnitude with respect to the current source in the same ratio as the magnitude of the second transistor with respect to the first transistor.

2. Converter according to claim 1, characterized in that the transmission gate members consist of a linear AND t-gate with an input connected to the current source and a second input connected to the digital data source.

3. Converter according to claim 2, characterized in that the means preventing the hole of the second transistor from floating or draining out is a third transistor whose gate is connected to the output of the linear AND gate and whose source and drain are connected to a reference voltage and to the gate of the second transistor.

Converter according to claim 2, characterized in that the linear AND gate consists of two MOSFET members, the 30 gates of which are connected to the third transistor and to the digital data source.

5. Digital to analog converter, characterized in that it consists of a first transistor connected to a current source, a number of linear logic gates each with an input connected to the current source and another input connected to a source of digital data and each adapted to give an output in response to the data pulse from the data source, a series of specular transistors, each connected to 800 36 34 _2 3_ 21376 / Vk / mv the output of a linear logic gate and also to the first transistor where the channel sizes of the specular transistors for the linear logic gates are determined in a predetermined proportional relationship to the channel sizes of the first transistor so that the implementation of each logic gate by receiving a data pulse from the details of the data source has a characteristic output current will be proportional to the channel size of the specular transistor.

6. Conveirtor according to claim 5, characterized in that the linear logic gate is composed of at least one transistor member whose gate is connected to the source of the digital data and whose source is connected to the power source and the gate of a specular transistor, each logic gate also includes a control transistor connected between the output of a logic gate and a voltage source to prevent the hole of the nearby specular transistor from shifting.

Converter according to claim 6, characterized in that the first transistor, the specular transistors and the linear logic gate transistors are N-channel MOSFET members and the control transistors are N-channel "pull-down" transistors.

Conventor according to claim 5, characterized in that the first transistor, the specular transistors and the linear logic gate transistors are P-channel MOSFET members when the control transistors are P-channel pull-up transistors.

9. Linear current mirror digital to analog converter, characterized in that it consists of a first transistor member connected to a current source, a first series of linear logic gates each with an input connected to the current source and a second input connected to 30 a source of digital data each of the logic gates having an output connected to the specular transistor, the specular transistor having a channel size proportional to the channel of the first transistor means, a second series of linear logic gates connected to the first series and of opposite polarity to the first series, each of the second logic gates having an input Connected to the first transistor means and a second input connected to the source of the digital data, 800 3 6 34 -24- 21376 / Vk / with a second transistor member connected to the first transistor member and to a voltage supply, a second series of specular transistors n each connected to the output of one of the second linear logic gates, each 5 of the second specular transistors having a channel of a predetermined channel size relative to the channel size of the second transistor member and a third transistor member connected in parallel with the second; series of specular transistors giving a proportional 10 cumulative output current in response to the digital data received by one or more of the logic gates.

10. A converter according to claim 9, characterized in that the first series of linear logic gates consist of N-channel MOSFET members and the second series of linear logic gates are composed of 15 channel MOSFET members.

Convertor according to claim 9, characterized in that the first transistor means consists of a pair of MOSFET members of the same channel size, the gates of which are both connected to the power source and the source terminals of which are connected to ground, the drain. one of the members is connected to the power source and the drain of the other member is connected to the transistor of opposite polarity parallel to the second series of linear logic gates.

12. Non-linear current mirror digital to analog converter for effecting an analog output from binary digital data in accordance with the "Ju255" law characterized by a logerithmic curve represented within four quadrants, each consisting of 8 chords with each chord 16 steps, which converter is characterized by being composed of: a first pair of input transistors connected to a regulated current source, a first series of linear logic gates each having an input connected to the current source and a second input connected to a data source for determining the strings of the "Ju 255" wet curve, a second series of linear logic gates connected to the output of the first series, each of the second ports consisting of two inputs from the data source and two inputs from a 800 3 6 34 -25- 21376 / Vk / mv controlled power source, a specular transistor connected to the output of each of the second gates, each of the specular transistors having a size proportional to a master control transistor 5 connected to a constant current source, the digital data signals applied to the linear logic gates giving an analog output in consistent with the proportional control values effected according to the "u 255" logarithmic curve.

Converter according to claim 12, characterized in that each of the first series of the linear logic gates are linear N-gates. a pair of MOSFET members connected to a first portion of the data source and a control transistor and each of the second series of the linear logic gates are dual transmission ports comprising a second pair of MOSFET members with a pull-up transitor, each connected to second and third: portions of the data source.

14. Converter according to claim 12, characterized in that the first series of linear logic gates comprises four linear AND gates with an input connected to the current source and another input connected to a data source for indicating a quadrant for the output.

Converter according to claim 12, characterized in that each of the linear logic gates of the second series has two inputs connected to the data source for determining the chords and 26 steps for an output according to the μ 255 law.

Converter according to claim 15, characterized in that the second series of logic gates comprise 8 gate circuits, each with two inputs for the data source.

17. A digital to analog converter in a circuit, characterized in that it consists of a plurality of mirror digital to analog converter connected together in a cascade arrangement comprising a first mirror digital to analog converter connected to a power source and consisting of MOSFET members of a first polarity wherein the first current mirror digital to analog converter is connected in a series with a second digital to analog converter comprising MOSFET members of opposite polarity.

18. Device for converting an analog signal into a digital output, characterized in that it consists of an arm 3 6 34 -26- 21376 / Vk / mv current mirror digital to analog converter consisting of a series of current mirror elements, organs for supplying a reference current to the digital to analog converter, a subsequent approximation register for effecting a digital input to the current mirror elements of the digital to analog converter, means for converting the analog current output from the digital to analog converter to an analog voltage, 10 means for comparing the analog voltage to an input analog voltage being digitized, feedback means for connecting the output of these means for comparison with the subsequent approximation register for the vary from its output to the digital to analog converter to balance the voltage input signal with the analog voltage effected by the converter. s 800 3 6 34