MXPA00006650A - Circuito de cancelación de ruido y convertidor descendente de la cuadratura - Google Patents

Abstract

La presente invención se refiere a u circuito de cancelación de ruido, el cual comprende:por lo menos dos decimadores de paso de banda, comprendiendo cada decimador de paso de banda un filtro de cancelación de error para recibir una señal de un convertidor análogo a digital (ADC) y un filtro conectado al circuito de cancelación de error para filtrar una salida del filtro de cancelación de error;y un totalizador conectado a cada uno, de por lo menos dos decimadores de paso de banda, para totalizar las salidas de los decimadores de paso de banda;caracterizado porque unafunción de transferencia del filtro de cancelación de error estáconvolucionada con una función de transferencia del filtro para generar una función de transferencia convolucionada del respectivo decimador de paso de banda.

Description

CIRCUITO DE CANCELACIÓN DE RUIDO Y CONVERTIDOR DECENDENTE DE LA CUADRATURA Campo del Invento La presente invención se refiere a las comunicaciones. Más particularmente, la presente invención se refiere a un circuito de cancelación de ruido nuevo y mejorado y a un convertidor descendente de la cuadratura.

Antecedentes del Invento En muchos sistemas de comunicación modernos, la transmisión digital es utilizada debido al aumento de la eficiencia y la capacidad para detectar y corregir errores de transmisión. Los formatos de transmisión digital de ejemplo, incluyen la Manipulación de Cambio de la Fase Binaria (BPSK), la Manipulación de Cambio de la Fase Cuaternaria (QPSK), la Manipulación de Cambio de Compensación de Fase Cuaternaria (OQPSK), la Manipulación de Cambio de la Fase m-ary (m-PSK), y la Modulación de Amplitud de la Cuadratura (QAM). Los sistemas de comunicación de ejemplo, que utilizan transmisión digital incluyen sistemas de comunicación de código de división de acceso múltiple (CDMA) y sistemas de televisión de alta definición. El uso de técnicas CDMA en un sistema de comunicación de acceso múltiple está descrito en la Patente Norteamericana No. 4,901 ,307, titulada "UN SISTEMA DE COMUN ICACIÓN DE ACCESO MÚLTIPLE DE DIFUSIÓN DE ESPECTRO, USANDO REPETIDORAS TERRESTRES O SATELITALES", y en la Patente Norteamericana No. 5, 103,459, titulada "SISTEMA Y MÉTODO PARA LA GENERACIÓN DE FORMAS DE ONDA, EN UN SISTEMA DE TELEFONO CELULAR CDMA", ambas asignadas al cesionario de la presente invención e incorporadas a la misma como referencia. Un sistema HDTV de ejemplo, está descrito en la Patente Norteamericana No. 5,452, 104, en la Patente Norteamericana No. 5, 107,345, y en la Patente Norteamericana No. 5,021 ,891 , mismas tres que se titulan: "MÉTODO Y SISTEMA DE COMPRESIÓN DE IMAGEN DE ADAPTACIÓN DEL TAMAÑO DEL BLOQUE", y en la Patente Norteamericana No. 5,576,767, titulada "SISTEMA DE CODIFICACIÓN Y DECODIFICACIÓN DE VIDEO DEL INTERCUADRO", dichas cuatro patentes, asignadas en su totalidad al cesionario de la presente invención e incorporadas a la presente como referencia. En el sistema CDMA, una estación de base se comunica con una o más estaciones remotas. La estación base está típicamente localizada en una ubicación permanente. De ese modo, el consumo de energía es una consideración de menor importancia para el diseño de la estación de base. Las estaciones remotas son típicamente las unidades del consumidor, que son producidas en grandes cantidades. De esta manera, el costo y la confiabilidad, son aspectos que se consideran importantes en el diseño, debido al número de unidades producidas. Además, en algunas aplicaciones, tales como un sistema de comunicación móvil CDMA, el consumo de energía es un aspecto crítico debido a la naturaleza portátil de la estación remota. Los ajustes entre desempeño, costo y consumo de energía usualmente se hacen en el diseño de las estaciones remotas. En la transmisión digital, los datos digitalizados se usan para modular un sinusoide transportador, usando uno de los formatos descritos anteriormente. La forma de onda modulada es procesada en forma adicional, (por ejemplo, es filtrada, amplificada y convertida en forma ascendente) y transmitida a la estación remota. En la estación remota, la señal RF transmitida, es recibida y demodulada por un receptor. Un diagrama de bloque de un receptor super-heterodino de ejemplo del arte previo, que es usado para la demodulación de la cuadratura de señales QSPK, OQPSK y QAM, está ilustrado en la Figura 1 . El receptor 100 puede ser usado en la estación de base o en la estación remota. Dentro del receptor 100, la señal RF transmitida, es recibida por la antena 1 12, que la enruta a través del comunicador dúplex 1 14, y proporcionada a la terminal frontal 102. Dentro de la terminal frontal 102, el amplificador (AMP) 1 16, amplifica la señal y proporciona la señal al filtro de la banda 1 18, el cual filtra la señal para eliminar imágenes indeseables y señales falsas. La señal RF filtrada, es proporcionada a un mezclador 120, el cual convierte en forma descendente la señal a una frecuencia intermedia (IF) con la sinusoide del oscilador local (L01 ) 122. La señal IF del mezclador 120, es filtrada por el filtro de paso de banda 124 y amplificada por el amplificador de control de incremento automático (AGC), para producir la amplitud de señal requerida en la entrada de los convertidores de análogo a digital (ADCs) 140. La señal controlada de incremento es proporcionada al demodulador 104. Dentro del demodulador 104, los dos mezcladores 128a y 128b convierten en forma descendente la señal dentro las señales de la banda de base I y Q con el sinusoide proporcionado por el oscilador local (L02) 134 y el cambiador de fase 136, respectivamente. Las señales de banda de base I y Q son proporcionadas a los filtros de paso inferior 130a y 130b, respectivamente, los cuales proporcionan una filtración coincidente y/o filtración anti-alias en las señales de banda de base. Las señales filtradas, son proporcionadas a los ADCs 140a y 140b, los cuales hacen un muestreo de las señales para producir las muestras de banda de base digitalizadas. Las muestras son proporcionadas al procesador de banda de base 150 para su procesamiento adicional (por ejemplo, detección de error, corrección de error y descompresión) para producir valoraciones reconstruidas de los datos transmitidos. La primera frecuencia convertida en forma descendente con el mezclador 120, permite al receptor 100 convertir en forma descendente señales en varias frecuencias RF a una frecuencia IF fija, donde se puede llevar a cabo un mayor número de procesamiento de señales. La frecuencia IF fija permite al filtro de paso de banda 124 ser implementado como un filtro de paso de banda fijo, tal como un filtro de Superficie de Onda Acústica (SAW), para eliminar las imágenes indeseables y las señales falsas de la señal IF. La eliminación de imágenes y señales falsas, es importante, ya que esas señales pueden doblarse dentro de la banda de señal (por ejemplo, la banda donde está presente la señal de entrada) en la segunda etapa de conversión descendente de la frecuencia. Además, las imágenes y señales falsas, pueden incrementar significativamente la amplitud de la señal en varios componentes activos, tales como, los amplificadores y mezcladores, que pueden causar un mayor nivel de productos de intermodulación como resultado de la falta de linealidad en los componentes activos. Las señales falsas y los productos de intermodulación, pueden causar una degradación en el desempeño del sistema de comunicación. La demodulación de la cuadratura en el arte previo tiene varias desventajas importantes. La primera de ellas, es que puede ser compleja la filtración requerida del filtro de paso de banda 124 y/o los filtros de paso bajo 130. Estos filtros pueden requerir una banda de paso plano, una atenuación superior en la banda de detención y una caída aguda en la banda de transición. Estos filtros a menudo son implementados con circuitos análogos. Es difícil mantener la tolerancia de componentes de circuitos análogos y puede causar distorsión en la frecuencia de respuesta de estos filtros. El desempeño del receptor 100 puede ser degradado como el resultado de la distorsión. La segunda desventaja, es que, es difícil de mantener el balance de la cuadratura sobre una producción de varias unidades, debido a que la tolerancia del componente en el divisor de fase 136, los mezcladores 128, los filtros de paso bajo 130, y ADCs 140. Cualquier falta de coincidencia en las dos trayectorias de la señal, da como resultado un desequilibrio en la cuadratura y una degradación en el desempeño del receptor 100. La falta de coincidencia en la trayectoria da como resultado un cruce de líneas de la señal I sobre la señal Q, y viceversa.. La señal cruzada se comporta como un ruido agregado en la señal deseada y resulta en una detección deficiente de la señal deseada. Y la tercera desventaja, es que los ADCs 140 pueden causar degradación en el desempeño del receptor 100 por varias razones que se describen más adelante. En la mayoría de los demoduladores, se requiere de uno o más ADCs para convertir una forma de onda análoga en tiempo continuo, a muestras separadas en intervalos de tiempo espaciados en forma equivalente. Algunos parámetros importantes en el desempeño de un ADC incluyen: rango dinámico, linealidad, y compensación de DC. Cada uno de estos parámetros puede afectar el desempeño del sistema de comunicación. El rango dinámico, puede afectar el desempeño del índice de error del bit (VER) del receptor, debido a que el ruido del ADC degrada la habilidad del ADC para detectar apropiadamente la señal de entrada. La linealidad está relacionada con la diferencia entre la curva de una transferencia real (por ejemplo, salida digital contra entrada análoga) y la curva de transferencia ideal. Es más difícil obtener buena línealidad, conforme se incrementa el número de bits en el ADC. La linealidad deficiente, puede degradar el proceso de detección/corrección de error. Finalmente, la compensación de DC puede degradar el desempeño del circuito cerrado de la fase en el receptor y el decodificador de corrección de error, tal como el decodificador Viterbi. En el arte previo, los ADCs intermitentes o las aproximaciones sucesivas del ADC, son usados para mostrar la señal de la banda de base. Dentro del ADC intermitente, la señal de entrada es proporcionada a los comparadores L-1 , donde L=2m, y m es el número de bits en el ADC. También se proporcionó un voltaje de comparación a cada comparador. Los voltajes de comparación L-1 , son generados por una escalera resistiva, que incluye resistencias L. Los ADCs intermitentes, son voluminosos y consumen grandes cantidades de energía, debido a que se requiere de los comparadores L-1 y de las resistencia L. Los ADCs intermitentes pueden tener linealidad deficiente y características de compensación DC también deficientes, si las resistencias en la escalera resistiva no están unidas. Sin embargo los ADCs intermitentes son populares debido a su alta velocidad de operación. Las aproximaciones sucesivas de ADCs, también son populares para sistemas de comunicación. Estos ADCs, minimizan la complejidad por medio del desempeño de aproximaciones de la señal de entrada alrededor de dos o más etapas. Sin embargo estos ADCs, también pueden exhibir una línealidad deficiente y características de compensación DC deficientes, similares a aquellas de los ADCs intermitentes. Por lo tanto, los ADCs intermitentes y las aproximaciones sucesivas de los ADCs, no resultan ser candidatos ideales para usarse en muchas aplicaciones de comunicación. Los convertidores análogo a digital sigma delta (ACDs S?), tienen mejor desempeño que el ADCs intermitente y de aproximación sucesiva, debido a la arquitectura inherente a los ACD S?. El ADC S?, desempeña la conversión de análogo a digital de la señal de entrada, haciendo aproximaciones de un bit sucesivas del cambio en la señal de entrada, ya que las muestras previas han sido estimadas, a una frecuencia de muestreo que es muchas veces superior a la amplitud de onda de la señal de entrada. Las muestras de salida, comprenden la señal de entrada y la cuantificación de ruido. Sin embargo el ADC S?, puede ser diseñado de tal manera que esa cuantificación de ruido en la señal de banda, sea empujada fuera de la banda de frecuencia (o configuración de ruido) donde se puede llevar a cabo el filtrado. El ADC S?, puede proporcionar un rango dinámico superior, buena linealidad, y una compensación del DC inferior, debido a la estructura inherente del ADC S?. Por Ejemplo, el rango dinámico superior puede obtenerse seleccionando una proporción suficiente de muestreo excesivo (OSR) y la característica de filtro de configuración de ruido apropiada. La proporción de muestro excesivo, esta definida como la frecuencia de muestreo, dividida entre los dos lados del ancho de banda de la entrada. Adicionalmente, se puede obtener una la buena línealidad y la compensación del DC inferior, debido al cuantificador de un bit sencillo que se encuentra dentro del ADC S?. Debido a que se requiere una alta proporción del muestro excesivo para un alto desempeño, el ADC S? ha estado limitado tradicionalmente a su aplicación en donde la señal de entrada es una señal de ancho de banda inferior, tal como una aplicación de audio. Sin embargo, con la llegada de circuitos análogos de alta velocidad, puede implementarse el ADC S? para operar a velocidad alta. Los diseños e implementaciones de S? ACD de paso de banda y banda de base de alta velocidad, están descritos detalladamente en la solicitud de Patente Norteamericana Serie número 08/928,847, también pendiente, titulada: "CONVERTIDOR ANÁLOGO A DIGITAL SIGMA DELTA", registrada el 12 de septiembre de 1997, asignada al cesionario de la presente invención e incorporada a la misma como referencia. El paso de banda ADC S?, proporciona las muestras I F, las cuales son ruido configurado. Durante el muestreo del paso de banda ADC S?, las muestras IF son filtradas y de cuadratura convertida en forma descendente, para proporcionar las salidas de banda de base I y Q.

Sumario del Invento La presente invención es un circuito de cancelación de ruido, nuevo y mejorado y un convertidor descendente de la cuadratura. La cancelación de ruido comprende, por lo menos, un decimador de paso de banda y un totalizador. En la modalidad de ejemplo, se utiliza un convertidor análogo de paso de banda de Etapas Múltiples de análogo a digital de Configuración de sonido sigma delta para (ADC MASH S?), para mostrar la señal de entrada análoga, y cada circuito en el ADC MASH S?, proporciona una señal de salida Y. La salida de cada circuito, es proporcionada al decimador de paso de banda correspondiente. En la modalidad de ejemplo, cada decimador de paso de banda comprende un filtro de cancelación de error, un filtro de paso de banda y un decimador. El filtro de paso de banda es usado para filtrar la señal del filtro de cancelación de error. En la modalidad de ejemplo, la señal filtrada es entonces decimada por N mediante el decimador. Las señales de todos los decimadores de paso de banda son totalizadas y la salida resultante compone las muestras IF. Para la conversión descendente de la cuadratura, las muestras IF son proporcionadas a dos multiplicadores que convierten en forma descendente las muestras IF a muestras de banda de base I y Q con una fase interna y un sinusoide de cuadratura, respectivamente. Las muestras de banda de base son filtradas por el paso inferior, para eliminar adicionalmente la cuantificación de ruido y las señales indeseables.

Es un objeto de la presente invención, proporcionar un circuito de cancelación de ruido y un filtro de paso de banda, los cuales minimicen la complejidad del circuito y reduzcan el consumo de energía. En la modalidad de ejemplo, la función de transferencia del circuito de cancelación de error se descompone en un grupo de funciones de transferencia, uno por cada señal de salida Y del ADC MASH S?. Cada función de transferencia corresponde a un filtro de cancelación de error. Las funciones de transferencia para cada uno de los filtros de cancelación de error y el filtro de paso de banda son enrollados para proporcionar la función de transferencia de un decimador de paso de banda. La función de transferencia enrollada para cada decimador de paso de banda puede ser implementada con menos hardware que la implementación directa del filtro de cancelación de error y el filtro de paso de banda correspondientes. Además, cada decimador de paso de banda opera en una señal de un bit Y desde un circuito correspondiente del ADC MASH S?. La implementación directa del circuito de cancelación de error y el filtro de paso de banda, podrían requerir del filtro de paso de banda para operar en una salida de múltiples bits desde el circuito de cancelación de error. Además, la decimación por N puede incorporarse dentro del decimador de paso de banda, de tal manera que los decimadores de paso de banda, sólo operen a 1 /N de la frecuencia del reloj de muestreo del ADC, con lo cual se reduce el consumo de energía.

Existe otro objeto de la presente invención para proporcionar un convertidor descendente de cuadratura que reduce la complejidad del circuito. En la modalidad de ejemplo de la presente invención, la frecuencia central de la señal de entrada análoga se mantiene en f I F = 0.25 • (2n+1 ) • f ADC donde n es un número entero igual a cero o mayor, y f ADC es la frecuencia de muestreo del ADC. Esta frecuencia central, produce una imagen de la señal de entrada en fc = 0.25ÍADC después de la conversión de análogo a digital. Al mantener la frecuencia central de la imagen en 0.25fADc, se simplifica la frecuencia de conversión descendente, a partir del cos(wct) y sen(wct) de los sinusoides de conversión descendente tomados sobre valores sencillos de 1 ,0, y -1 . En la modalidad de ejemplo, la decimación por N, es seleccionada de tal manera que la frecuencia de la imagen es mantenida en 0.25fs, donde fs es el rango de las muestras decimadas (o fs = ÍADC/N). Esto puede ser llevado a cabo, seleccionando un valor impar para N (por ejemplo, 3, 5, 7, 9, etc.).

Breve Descripción de los Dibujos Las características, objetos y ventajas de la presente invención se harán más evidentes a partir de la descripción detallada establecida más adelante, cuando sea tomada en conjunto con los dibujos que identifican con referencias similares a las características correspondientes en toda la descripción y en donde: La Figura 1 , es un diagrama de bloque, de un ejemplo del receptor super-heterodino del arte previo; La Figura 2, es un diagrama de bloque, de un ejemplo del receptor de muestreo de paso de banda de la presente invención; La Figura 3, es un diagrama de bloque, de un ejemplo de un ADC S? MASH del paso de banda de dos circuitos; La Figura 4, en un diagrama de bloque, de un ejemplo de circuito de cancelación de error de la presente invención; La Figura 5, es un diagrama de bloque, de un ejemplo de procesador de señal digital, usado para la demodulación de la cuadratura; La Figura 6, es un diagrama de bloque, de un ejemplo que muestra un circuito de cancelación de ruido; Las Figuras 7A y 7B, son diagramas de bloque de un ejemplo, de convertidor descendente de la cuadratura para las muestras IF centradas en cualquier frecuencia y las muestras IF centradas en la frecuencia 0.25fs, respectivamente; La Figura 7C, es un diagrama de bloque de un ejemplo de implementación de un convertidor descendente de la cuadratura para las muestras IF centradas en la frecuencia 0.25fs; La Figura 8, es un diagrama de bloque que muestra un ejemplo de circuitos de cancelación de ruido y convertidor descendente de la cuadratura; Las Figuras 9A y 9B, son diagramas de bloque de un ejemplo de la implementación de los circuitos de cancelación de ruido y el convertidor descendente de la cuadratura, respectivamente, de la Figura 8 que usa una estructura polifásica, y; Las Figuras de la 10A hasta la 10E, son un ejemplo del espectro de la señal Y1 que proviene del ADC MASH S?, el espectro de la señal Y1 después de pasar por el filtro de cancelación de error; la respuesta de frecuencia del filtro de paso de banda, después de pasar por el filtro de cancelación de error; el espectro de la señal Y1 , después de pasar por el filtro de paso de banda; y el espectro de la señal Y1 después de la decimación 3: 1 , respectivamente.

Descripción Detallada del Invento La presente invención es un circuito de cancelación de ruido nuevo y mejorado y un convertidor descendente de la cuadratura los cuales se usan en conjunto con un convertidor análogo a digital (ADC). En particular, la presente invención es adecuada para usarse en combinación con un Convertidor Análogo a Digital Sigma Delta (ADC S?), que está descrito en la solicitud de Patente Serie No. PA447, antes mencionada. Las aplicaciones de ejemplo, que pueden utilizar el circuito de cancelación de ruido y el convertidor descendente de la cuadratura, incluyen los sistemas de comunicación CDMA y los sistemas HDTV. En un muestreo de paso de banda del ADC, la señal de entrada al ADC, está centrada en una frecuencia intermedia (IF) en lugar de en la banda de base. El muestreo en IF, permite la eliminación de una etapa de conversión descendente de frecuencia en el receptor, simplificando de este modo, el diseño del hardware y la implementación de manera confiable. El uso del ADC S?, proporciona muchas ventajas sobre los ADCs convencionales (por ejemplo, aproximación intermitente y sucesiva) como se describió anteriormente. El configurador de ruido dentro del ADC S?, puede ser diseñado de tal manera que la cuantificación de ruido alrededor de la banda de señal sea empujada hacia fuera de la banda, (o ruido configurado) en donde se puede llevar a cabo el filtrado.

Receptor de muestreo de paso de banda.

En la Figura 2 se ilustra un diagrama de bloque de un ejemplo de receptor de muestreo de paso de banda. El receptor 200, puede ser usado para demodular los BPSK, QPSK, OQPSK, QAM y otros formatos de demodulación tanto digital como análoga. Dentro del receptor 200, la señal RF transmitida es recibida por la antena 212, enrutada a través del comunicador dúplex 214, y proporcionada a la terminal frontal 202. Dentro de la terminal frontal 202, el amplificador (AMP) 216, amplifica la señal y proporciona la señal amplificada al filtro de paso de banda 218, el cuál, filtra la señal, para eliminar imágenes indeseables y señales falsas. La señal filtrada es proporcionada al mezclador 220, que convierte en forma descendente la señal a una frecuencia IF con el sinusoide del oscilador local (L01 ) 222. La señal IF del mezclador 220, es proporcionada al filtro de paso de banda 224, el cual, además, filtra la señal. En la modalidad de ejemplo, el filtro de paso de banda 224 es un filtro de onda acústica de superficie (SAW), cuya implementación es conocida en el arte. La señal filtrada es proporcionada al regulador (BUF) 226, que proporciona un incremento y/o regulación de la señal. La señal regulada es proporcionada al demodulador 204. Dentro del demodulador 204, el ADC 240 hace un muestreo de la señal regulada a una frecuencia de muestreo superior determinada por la señal CLK y proporciona las muestras al procesador de señal digital (DSP) 250. El procesador de señal digital 250 se describe con mayor detalle más adelante. Para aplicaciones donde se requiere la demodulación de la cuadratura, tales como QPSK, OQPSK y QAM, se utiliza un paso de banda del ADC. El paso de banda del ADC puede ser diseñado y puesto en marcha como un paso de banda del ADC S?, de la forma descrita en la solicitud de Patente Norteamericana Serie No. PA447, también pendiente. En la Figura 3, se ilustra un diagrama de bloque de un ejemplo de ADC MASH S? de paso de banda de dos circuitos. Se puede diseñar y utilizar el ADC S?, que comprende un circuito o más de dos circuitos, y está dentro del alcance de la presente invención. El ADC MASH 240a, comprende dos circuitos 310a y 310b, un elemento de alimentación delantera 320, y el circuito de cancelación de error 350. En la modalidad de ejemplo, el ADC MASH 240a recibe una entrada del ADC análoga y produce una salida del ADC digital, que tiene por lo menos dos bits por muestra, es decir, al menos un bit por muestra por cada circuito 310.

La entrada del ADC es proporcionada al circuito 310a que produce una señal Y1 de un bit en respuesta a eso. Una fracción de la entrada del ADC y la cuantificación de ruido (X2) del circuito 310a, es proporcionada al circuito 310b donde se está realizando una configuración de ruido adicional. Las señales Y1 y Y2 de los circuitos 310a y 310b, respectivamente, son proporcionadas a un circuito de cancelación de error 350. El circuito de cancelación de error 350, retrasa, filtra y combina las señales Y1 y Y2 para producir la salida del ADC. Dentro del circuito 310a, el totalizador 312a, recibe la entrada del ADC y la señal Y1 del cuantificador 316a, substrae la señal Y1 de la entrada del ADC, y proporciona la señal de error al resonador 314a. El resonador 314a, filtra la señal de error y proporciona la señal de error al totalizador 312b. En la modalidad de ejemplo, cada resonador 314 en el ADC MASH 240a, es ¡mplementado, con la función de transferencia de paso de banda • ? z ? donde kn es el ?+z-2 incremento del resonador n-th 314 dentro del circuito 310. El totalizador 312b también recibe la señal Y1 del cuantificador 316a, substrae la señal Y1 de la señal de error del resonador 314a, y proporciona la señal de error al resonador 314b, que además filtra la señal de error. La señal filtrada del resonador 314b es proporcionada al cuantificador 316a, que produce la señal Y1 de un bit en respuesta a ello. El circuito 310b está conectado de manera similar a la del circuito 310a.

La salida filtrada del resonador 314b, también es proporcionada al elemento de incremento 322a, el cual escala la señal por medio del factor de escalamiento a-i . La señal Y1 del cuantificador 316a, es proporcionada al elemento de incremento 322b, que escala la señal Y1 por medio del factor de escalamiento a2. Las salidas de los elementos de incremento 322a y 322b son proporcionadas al totalizador 324 que substrae la salida del elemento de incremento 322b, de la salida del elemento de incremento 322a. La señal de error del totalizador 324, es proporcionada al elemento de incremento 322c que escala la señal de error por medio del factor de escalamiento a3. La salida del elemento de incremento 322, comprende el X2 que es proporcionado por el circuito 310b. En la Figura 4, se muestra un diagrama de bloque del ejemplo de circuito de cancelación de error 350. Dentro del circuito de cancelación de error 350, la señal Y1 del circuito 310a es proporcionada al elemento de retraso 412, el cual retrasa la señal Y1 por un intervalo de tiempo igual al del retraso de procesamiento del circuito 310b. La señal Y1 retrasada del elemento de retraso 412, está alineada en tiempo con la señal Y2. La señal Y2 del circuito 310b, es proporcionada al elemento de incremento 416, que escala la señal Y2 por medio del factor de escalamiento G. La señal Y1 retrasada, es proporcionada al elemento de incremento 414, el cual escala la señal retrasada Y1 por medio del factor de escalamiento (h-1 ). Los factores de escalamiento G y (h-1 ), determinan parcialmente las características de configuración de ruido del ADC S? 240a. En la modalidad de ejemplo, los factores de escalamiento están seleccionados para ser: G = 4 y (h-1 ) = 1 . Las salidas de los elementos de incremento 414 y 416, son proporcionadas al totalizador 418, que suma las dos salidas escaladas. La señal combinada del totalizador 418, es proporcionada al filtro 420, que filtra la señal combinada con la función de transferencia N(z). La función de transferencia N(z) del filtro 420 y el retraso del elemento de retraso 412, son seleccionados, basándose en las características del ADC S?. En la modalidad de ejemplo, para un ADC S? 240a, de paso de banda MASH 4-4, tal como se muestra en la Figura 3, el filtro 420 tiene la función de transferencia N(z) = (1 +z"2)2 y el elemento de retraso 412 tiene la función de transferencia D(z) = z"4. Otras funciones de transferencia para el filtro 412 y el elemento de retraso 412, también pueden ser utilizadas y están dentro del alcance de la presente invención. Para un paso de banda del ADC S? centrado en aproximadamente fADc , todo segundo coeficiente de N(z) será cero y esta característica es usada para simplificar el diseño del circuito de cancelación de error y el filtro de paso de banda de la presente invención. La salida del filtro 420 y la señal Y1 retrasada, son proporcionadas al totalizador 422, el cual suma las dos señales para producir la salida del ADC. De los ejemplos anteriores, las funciones de transferencia del elemento de retraso D(z) 412 y el filtro N(z) 420 y los factores de escalamiento de ejemplo G = 4 y (h-1 ) = 1 , la función de transferencia Y(z) de ejemplo para el circuito de cancelación de error 350, pueden ser expresadas como: Y(z) = EC?1(z) * Y1 (z) + EC Y2 (z) . Y2(z) - z X? (2 + 2z ¿ + z ^-?4) * Y1 (z) + 4 (1 + 2z 2¿ j +_ z „-?4)? • Y2 (z) ( 1 ) = [z .-?4 Y1 (z)] + [(1 + 2z ¿ + z -.-?4)» ( z ,--4*Y1 (z) +4 Y2(z))] En la ecuación (1 ), el término dentro del primer corchete comprende el componente de la señal y el término en el segundo corchete, comprende el total de la cuantificación de ruido después de la cancelación de error. Se debe observar que la función de transferencia Y(z) del circuito de cancelación de error 350 puede ser vista como una carrera de la señal Y1 a través del primer filtro de respuesta de impulso finito (FIR) que tiene los coeficientes EC?-? (z), la carrera de la señal Y2 a través del segundo filtro FIR que tiene los coeficientes EC?2(z), y que totaliza las salidas de los dos filtros FIR. Los coeficientes para los filtros FIR pueden expresarse como: EC??(z) = [ 0 0 0 0 2 0 2 0 1] ECY2(z) = [ 1 0 2 0 1] • 4 (2) A partir de la ecuación (2), se puede observar que, a pesar de que las entradas al circuito de cancelación de error 350 comprenden dos señales, Y1 y Y2, cada una teniendo un bit de resolución, la salida del circuito de cancelación de error 350, comprende cinco bits de resolución y tiene un rango de 0 a 21 . A partir ia ecuación (1 ), se puede observar que la amplitud de la señal no está amplificada. Sin embargo, la cuantificación de ruido es procesada y configurada, y se requiere de un rango adicional para la cuantificación de ruido de la salida de banda configurada. En la Figura 5 se ilustra un diagrama de bloque de ejemplo del procesador de señal digital 250 usado para la demodulación de la cuadratura, está ilustrado en la Figura 5. La salida ADC del ADC 240 es proporcionada al filtro de paso de banda 512 que filtra la señal para eliminar la cuantificación de ruido y otras señales falsas. En la modalidad de ejemplo, el filtro de paso de banda 512 tiene la siguiente función de transferencia: -2 -.-4 \P BPF (Z) = (1 - Z -¿ + z -4 \r 1 (3) en donde p es el orden de la orden del filtro de paso de banda 512. La función de transferencia en la ecuación (3) proporciona ceros en ÍADC 1 2 y 5ÍADC/12 y tiene un incremento máximo en ÍADC/4. En una modalidad de ejemplo, la característica del filtro de paso de banda 512 es seleccionada en conjunto con el decimador 514, tal como se describe más adelante. Otros filtros de paso de banda de funciones de transferencia pueden también ser utilizados y están dentro del alcance de la presente invención.

El uso del filtro de paso de banda 512 después del circuito de cancelación de error 350 proporciona algunas ventajas. En la modalidad de ejemplo, la señal recibida es centrada en ÍADC/4 después de la conversión por el ADC 240a. De esta manera, la respuesta de amplitud del filtro de paso de banda 512 está diseñada para proporcionar una banda de paso de aproximadamente de ÍADC/4 y una función de transferencia del filtro de paso de banda 512 comprende cero para cualquier otro coeficiente. Las características de este coeficiente del filtro pueden ser combinadas con una característica similar a la del circuito de cancelación de error 350, tal como se muestra en la ecuación (2), para simplificar el diseño del circuito de cancelación de error 350 y el filtro de paso de banda 512, en conjunto. Además, como se estableció anteriormente, la salida del circuito de cancelación de error 350 puede comprender cinco bits de resolución. En el diseño del filtro de paso de banda 512 para calcular la precisión de los 5 bits requeridos, la aritmética puede incrementar en gran medida la complejidad del filtro de paso de banda 512. En la modalidad de ejemplo, el circuito de cancelación de error 350 y el filtro de paso de banda 512 están combinados de tal manera que el circuito resultante opera directamente sobre las señales Y1 y Y2 de un bit. Finalmente, el filtro de paso de banda 512 elimina una gran parte de la cuantificación de ruido del ADC 240a de tal manera que el rango dinámico requerido después del filtro de paso de banda 512 es reducido de la forma correspondiente.

La señal filtrada del filtro de paso de banda 512 es proporcionada al decimador 514, el cual decima la señal por un factor de N a 1 , donde N es un número impar en la modalidad de ejemplo. Para todas las muestras de salida N, el decimador 514 retiene una muestra y desecha el restante de las muestras N-1 . La salida del decimador 514 comprende las muestras IF las cuales son proporcionadas a los multiplicadores 518a y 518b. Los multiplicadores 518a y 518b convierten en forma descendente las muestras IF a muestras de banda de base I y Q con los eos (wct) y las sinusoides de la cuadratura sin (wct) de fase interna, respectivamente. Las muestras de banda de base I y Q son proporcionadas a los filtros de paso inferior 520a y 520b, respectivamente, que filtran las muestras para proporcionar las salidas I y Q. Las salidas I y Q son proporcionadas al procesador de banda de base 530 que lleva a cabo el procesamiento de señal adicional, tal como, el filtrado, la decimación, la detección/corrección de error y la descompresión. En la modalidad de ejemplo, el filtro de paso de banda 512 y/o los filtros de paso inferior 520, también pueden proporcionar el escalamiento de la señal para habilitar el procesador de señal digital 530 para proporcionar los datos de banda de base a varias amplitudes. Otras implementaciones del procesador de señal digital 250 pueden ser diseñadas para llevar a cabo la demodulación de la cuadratura y están dentro del alcance de la presente invención.

El circuito de cancelación de error 350 y el filtro de paso de banda 512 pueden ser implementados con implementación directa, tal como se muestra en las Figuras 5 y 6. Sin embargo, la implementación directa, podría producir un diseño complicado a partir de que se requieren dos circuitos para el circuito de cancelación de error 350 y el filtro de paso de banda 512, y el filtro de paso de banda 512 podría diseñarse para operar en una señal que tiene cinco bits de resolución. En la presente invención, el circuito de cancelación de error 350 y el filtro de paso de banda 512 están combinados. En la Figura 6, se ilustra un diagrama de bloque de ejemplo, del procesamiento de señal digital de las señales Y1 y Y2 usando el circuito de cancelación de ruido 600. Las señales Y1 y Y2 son proporcionadas a los decimadores de paso de banda 602 y 604 respectivamente. En la modalidad de ejemplo, un decimador de paso de banda es proporcionado por cada circuito del ADC MASH 240a. Dentro del decimador de paso de banda 602, la señal Y1 es proporcionada al filtro de cancelación de error 608 que filtra la señal Y1 con la función de transferencia EC?? (z), tal como se muestra en la ecuación (2). La señal Y1 filtrada es proporcionada al filtro de paso de banda 612a. En la modalidad de ejemplo, cada uno de los filtros de paso de banda 612 tiene la misma función de transferencia que el filtro de paso de banda 512, como se muestra en la ecuación (3). La señal filtrada del filtro de paso de banda 612a es proporcionada al decimador 614 el cual opera en la misma forma que el decimador 514. El decimador de paso de banda 604, es idéntico al decimador de paso de banda 602, excepto en que el filtro de cancelación de error 610 pone en marcha la función de transferencia EC?2(z) como se muestra en la ecuación (2). En la modalidad de ejemplo, las funciones de transferencia del filtro de cancelación de error 608 y el filtro de paso de banda 612a están enrolladas para generar la función de transferencia del decimador de paso de banda 602. De manera similar, las funciones de transferencia del filtro de cancelación de error 610 y el filtro de paso de banda 612b están enrolladas para generar la función de transferencia del decimador de paso de banda 604. La ejecución mejorada por la implementación de los decimadores de paso de banda 602 y 604 con las funciones de transferencia enrolladas, pueden ser ilustradas por un filtro de paso de banda de tercer orden 612 de ejemplo. La función de transferencia HBPF3(Z) del filtro de paso de banda 612 de tercer orden, puede calcularse a partir de la ecuación (3) con p = 3 y representado como un filtro FIR que tiene los siguientes coeficientes: HBPF3(Z) = [ 1 0 -3 0 6 0 -7 0 6 0 -3 0 1 ]. (4) Para el decimador de paso de banda 602, que enrolla los coeficientes del filtro de cancelación de error 608, con los coeficientes del filtro de paso de banda 612a, producen la función de transferencia resultante H? (z), la cual se ilustra en la ecuación (5). De forma similar, para el decimador de paso de banda 604, que enrolla los coeficientes del filtro de cancelación de error 610 con los coeficientes del filtro de paso de banda 612b, producen la función de transferencia H?2(z) resultante. H??(z) y HY2(z) pueden ser expresados como filtros FIR, que tienen los coeficientes que se muestran en la ecuación (5).

HY1= [ 0 0 0 0 2 0 -4 0 7 0 -5 0 4 0 -1 0 2 0 -1 0 1 ] HY2= [ 1 0 -1 0 1 0 2 0 -2 0 2 0 1 0 -1 0 1 ] • 4 (5) El enrollado de los coeficientes de los filtros de cancelación de error 608 y 610 con los coeficientes para el filtro de paso de banda 612 para obtener los coeficientes de los filtros enrollados H?-?(z) y Hy2(Z), respectivamente, proporciona muchas mejoras. La primera de ellas, es que el número requerido de agregadores es reducido por el enrollado de las dos funciones de transferencia. Se debe observar que, a partir de la ecuación (4), la implementación de la función de transferencia del filtro de paso de banda HBPF3(Z), requiere 12 agregadores (por ejemplo, un agregador por cada coeficiente de 1 y dos agregadores por cada coeficiente de -3, 6 ó 7). En contraste, se debe observar en la ecuación (5), que la implementación del filtro enrollado H?-?(z) requiere de 11 agregadores (por ejemplo, un agregador por cada coeficiente de 1 , -1 , 2, 4 ó -4 y dos agregadores por cada coeficiente de -5 ó 7). De manera similar, se debe observar que la implementación del filtro enrollado H?2(z) requiere de nueve agregadores (por ejemplo, un agregador por cada coeficiente de 1 , -1 , 2 ó -2). El número de agregadores requeridos para los filtros enrollados (filtro de cancelación de error y filtro de paso de banda) es menor que el de los requeridos por el filtro de paso de banda solo. La segunda ventaja, es que los filtros enrollados H?? (z) y H?2(z) operan sobre las señales Y1 y Y2, respectivamente, teniendo cada uno sólo un bit de resolución. En contraste, la implementación directa (por ejemplo, sin enrollarse) de los filtros de cancelación de error 608 y 610 y los filtros de paso de banda 612, podría dar como resultado que los filtros de paso de banda 612 tienen que ser operados en las salidas de 5 bits que provienen de los filtros de cancelación de error 608 y 610. La tercera ventaja, es que, los decimadores 614 pueden ser incorporados dentro de los filtros enrolladas H??(z) y H?2(z) de tal manera que una muestra de salida es calculada una vez cada N muestras de entrada. Al operar los filtros enrollados a 1 /N de la frecuencia del reloj de muestreo del ADC, se minimiza el consumo de energía. En la modalidad de ejemplo, para submuestrear un receptor de paso de banda, el ADC 240 es un paso de banda del ADC S? 240a que configura la cuantificación de ruido en la forma descrita en la Solicitud de Patente Norteamericana Serie No. PA447 también pendiente. Para un paso de banda ADC S?, la cuantificación de ruido de aproximadamente 0.25 • ÍADC es empujada en dirección de DC y 0.50 • ÍADC donde se puede llevar a cabo el filtrado de la cuantificación de ruido. En la modalidad de ejemplo, la frecuencia central de la señal IF es seleccionada de tal manera que aparece una imagen en después de la conversión de análogo a digital, la frecuencia donde es minimizada la cuantificación de ruido.

En la Figura 7A se ilustra nuevamente el convertidor descendente de la cuadratura, tal como se muestra en la Figura 5. Las muestras IF del decimador 514 son convertidas en forma descendente a muestras de banda de base por medio de los multiplicadores 518a y 518b con el cos(wct) y las sinusoides sen(wct) de la cuadratura en la fase interior, respectivamente. Por medio de una selección apropiada de la frecuencia de muestreo del ADC en relación con la frecuencia central de la señal I F, la etapa de conversión descendente de la frecuencia puede hacerse de manera trivial. En particular, si la frecuencia de muestreo del ADC es seleccionada para ser de aproximadamente cuatro veces la frecuencia central de la imagen convertida en forma descendente (por ejemplo, fc=0.25 • ÍADC). la conversión descendente de la cuadratura por los multiplicadores 518a y 518 puede llevarse a cabo multiplicando las muestras IF con la secuencia de fase interna [1 , 0, -1 , 0, 1 , 0, ... ] y la secuencia de la cuadratura [0, 1 , 0, -1 , 0, 1 , ... ], respectivamente, como se muestra en la Figura 7B. Esto se debe a que cuando fc=0.25 • ÍADC las funciones seno y coseno son calculadas en (ip/2) y adopta valores de 1 , 0 ó -1 para valores enteros de i. En la modalidad de ejemplo, un circuito de control de frecuencia externa puede ser utilizado para mantener la frecuencia central de la imagen en aproximadamente un cuarto de ia frecuencia de muestreo del ADC. Haciendo referencia a la Figura 7B, se debe observar que cualquier otro valor de la secuencia de fase interna [1 , 0, -1 , 0, 1 , 0, ...] es de cero. De manera similar, también se puede observar que cualquier otro valor de la secuencia de la cuadratura [0, 1 , 0, -1 , 0, 1 , ... ] es de cero. Además, las secuencias de la fase interior y la cuadratura son validas (por ejemplo, no de 0) en valores alternativos. Estas características pueden usarse para simplificar el diseño del convertidor descendente de la cuadratura. En la Figura 7C se muestra un diagrama de bloque de ejemplo, de un convertidor descendente de la cuadratura, que toma ventaja sobre las características anteriormente mencionadas. En la modalidad de ejemplo, el convertidor descendente de la cuadratura está diseñado de tal manera que cualquiera otra muestra IF es proporcionada mediante el demultiplexor (DEMUX) 716 al multiplicador 718a y una muestra IF si y otra no alternativa, es proporcionada al multiplicador 718b. Usando esta arquitectura, los multiplicadores 718a y 718b pueden ser operados a la mitad de la velocidad de los multiplicadores 518a y 518 b, con lo cual se reduce el consumo de energía. Los filtros de paso inferior 720 y 722 son equivalentes a los filtros de paso inferior 520a y 520b, respectivamente. Sin embargo, debido a que son demultiplexadas por el DEMUX 716, las muestras proporcionadas a los multiplicadores 718a y 718b están 90 grados fuera de fase o sesgada en tiempo por una muestra. En la modalidad de ejemplo, para tiempo alineado, la salida I y la salida Q de los filtros de paso inferior 720 y 722, respectivamente, el filtro de paso inferior 720, está diseñado con un retraso adicional de la mitad del ciclo de muestra con respecto al retraso del filtro de paso inferior 722. En la modalidad de ejemplo, la respuesta de amplitud de los filtros de paso inferior 720 y 722, están diseñados para ser aproximadamente similares para minimizar el desajuste IQ y la interferencia IQ. La demora adicional puede ser proporcionada por el uso de diferentes filtros de funciones de transferencia para los filtros 720 y 722. Alternativamente, la demora adicional puede ser suministrada, utilizando el mismo filtro de función de transferencia para los filtros 720 y 722, que están regulados por lo menos al doble del rango de la muestra, y demorando la salida del filtro 720 por una mitad de la muestra. Otros métodos varios para proporcionar substancialmente una respuesta de amplitud similar, pero diferentes demoras para los filtros de paso inferior 720 y 722, pueden ser contemplados, y están dentro del alcance de la presente invención. La inversión de espectro del espectro de la señal de muestra, puede suceder cuando la señal es submuestreada. El acontecimiento de la inversión del espectro depende de la frecuencia de muestreo del ADC, relativo a la frecuencia central que está siendo muestreada. En una modalidad de ejemplo, la señal CDMA esta centrada en ÍIF=0.25 • (2n+1 ) • ÍADC donde n es un entero igual a cero o mayor que cero, y fADc es la frecuencia de muestreo del ADC. Para n impar, la inversión de espectro ocurre y para n constante, no ocurre inversión de espectro. También, la decimación por 3 llevada a cabo por los decimadores 614, también puede originar inversión de espectro. La inversión de espectro puede corregirse, seleccionando una sinusoide de la cuadratura que está 180° fuera de fase, o un sinusoide invertido de la cuadratura. El sinusoide de la cuadratura o el sinusoide invertida de la cuadratura puede seleccionarse a través del multiplexor (MUX) 724 por medio la señal de inversión de espectro, como se muestra en la figura 7C.

Diseño del Receptor de Paso de Banda de Ejemplo. En la Figura 8 se muestra un circuito de cancelación de ruido de ejemplo y un diseño de convertidor descendente de la cuadratura para una aplicación de CDMA. El procesamiento de señal ilustrado en la Figura 8, es una combinación de los circuitos de cancelación de ruido mostrados en la Figura 6, y el convertidor descendente de la cuadratura mostrado en la Figura 7C. En una modalidad de ejemplo, la señal CDMA tiene un ancho de banda de 1 .228 MHz y está centrada a fiF 0.25 • (2n+1 ) • fADc- Esta relación entre la frecuencia central y la frecuencia de muestreo del ADC produce una imagen de la señal de CDMA en 0.25 • ÍADC después de la conversión por el ADC. En una modalidad de ejemplo, el ADC es implementado como un ADC S? MASH 4-4, tal como se describió en la Solicitud de Patente Norteamericana Serie No. PA447, antes mencionada. En la modalidad de ejemplo, el ADC S? puede operar en uno de varios modos. En el modo de rango dinámico superior, el ADC S? proporciona las señales Y1 y Y2, como se muestra en la Figura 3. En el modo de rango dinámico medio o bajo, el ADC S? puede proporcionar cualquiera de las señales Y1 o Y2. Un espectro de ejemplo de la señal Y1 se muestra en la figura 10A. En la modalidad de ejemplo, el decimador de paso de banda 802, comprende el filtro de cancelación de error 808, el filtro de paso de banda 812a, y el decimador 814a; y el decimador de paso de banda 804 comprende el filtro de cancelación de error 810, el filtro de paso de banda 812b, y el decimador 814b. En la modalidad de ejemplo, los filtros de cancelación de error 808 y 810 están diseñados con las funciones de transferencia EC?-? (z) y ECY2(z), respectivamente, como se muestra en la ecuación (1 ). En la figura 10b, se muestra un espectro de ejemplo de la señal Y1 después del filtro de cancelación de error 808. En la modalidad de ejemplo, los filtros de paso de banda 812a y 812b están conectados a los filtros de cancelación de error 808 y 810, respectivamente, y cada uno es diseñado, como el filtro de paso de banda de quinto orden, que tiene la función de transferencia mostrada en la Figura 8. Los filtros de paso de banda de quinta orden 812 son diferentes del filtro de paso de banda de tercer orden mostrado en las ecuaciones (4) y (5) anteriormente mencionadas. Los filtros de orden superior son utilizados para capturar en forma más completa el desempeño del ADC S?. El circuito de cancelación de error produce una muesca profunda alrededor de la banda de señal deseada (disminuyendo, de este modo el piso de ruido de la banda de señal deseada) y empuja la cuantificación de ruido fuera de la banda. Para capturar en forma más completa el rango dinámico de ADC S?, el filtro de paso de banda de quinto orden es usado para filtrar fuera de la banda la cuantificación de ruido de tal forma que el ruido que está doblado dentro de la banda de señal deseada por la subsecuente etapa de decimación, es comparable en magnitud al piso de ruido del ADC S?. Una respuesta de frecuencia de ejemplo del filtro de paso de banda 812 está mostrada en la Figura 10C y un espectro de ejemplo de la señal Y1 después del filtro de paso de banda 812a, está mostrada en la figura 10D. Diferentes funciones de transferencia del filtro de paso de banda y diferentes filtros de orden pueden ser utilizados y están dentro del alcance de la presente invención. En la modalidad de ejemplo, los decimadores 814 son cada uno implementados como un decimador 3 a 1 . La decimación entre un entero impar (por ejemplo, 3, 5, 7, 9, etc.), mantiene la señal CDMA a un cuarto del rango de muestra después de la decimación, de tal manera que el subsecuente paso de conversión descendente de la cuadratura pueda ser llevado a cabo de manera sencilla. Inicialmente, la señal CDMA esta centrada aproximadamente en fADc/4, después de la conversión del ADC, como se muestra en las figuras 10A y 10B. Después de la decimación por tres, la señal CDMA es doblada, de tal manera que la señal centrada en ÍADC 4 es traducida a ÍADC/ 2 O fs/4, donde fs es el rango de muestra de las muestras decimadas. Para un desempeño mejorado, el ruido en ÍADC/1 2 es filtrado a través de la colocación de una muesca, en esa ubicación de frecuencia en el filtro de paso de banda 812, como se muestra en la Figura 10C. Además, se puede observar que la señal en 5ÍADC/1 2 también se dobla en forma descendente a ÍADC/1 2 después de la decimación por tres. De esta manera, el filtro de paso de banda 812 esta diseñado con una segunda muesca en 5fADc 12 para filtrar hacia fuera las señales indeseables en esta ubicación de frecuencia, la cual doblará en forma descendente a ÍADC/1 2. En la Figura 10E, se muestra el espectro de ejemplo de la señal Y1 después de la decimación por tres. Tal como se estableció anteriormente, la función de transferencia de los filtros de paso de banda 812 se selecciona con base en la selección de los decimadores 814. En la modalidad de ejemplo, la función de transferencia del filtro de paso de banda 812 está diseñada con un cero en fs/4 y a cada ubicación de frecuencia que se doble en forma descendente a fs/4, después de la decimación por N. Manifestado de manera diferente, para una decimación entre N, el filtro de paso de banda 812 está diseñado tal manera, que un cero está colocado en mfADc/4N, donde m es un número entero positivo impar menor a 2N y m ? N. Para la decimación por tres del diseño descrito anteriormente, se colocan ceros en fADc 12 y 5ÍADC/1 2. De manera similar, para una decimación por un diseño de cinco, se colocan ceros en fADc/20, 3fADc/20, 7fADc/20 y 9fADc/20. En la modalidad de ejemplo, los coeficientes para el filtro de paso de banda que comprende los ceros en las ubicaciones de frecuencia deseadas, puede sintetizarse de la siguiente manera. En primer lugar, empezar con el mismo número de unos que la decimación N, por ejemplo, [1 1 1 ] para decimación por tres. En segundo lugar, invertir cualquier otro coeficiente de filtro, por ejemplo, [1 -1 1]. Y, en tercer lugar, insertar un cero entre cada par de coeficientes, por ejemplo [1 0 -1 0 1 ]. Los coeficientes de filtro, después del tercer paso comprenden la función de transferencia de filtro que proporciona los ceros en las ubicaciones de frecuencia deseadas. Para una decimación por cinco, los coeficientes de filtro son [1 0 -1 0 1 0 -1 0 1]. De manera similar, para una decimación por siete, los filtros de coeficiente son [1 0 -1 0 1 0 -1 0 1 0 -1 0 1 ]. Se debe observar que este método de síntesis es aplicable únicamente para un N impar. Sin embargo, la decimación por N impar es preferida a partir de que la imagen de la señal decimada es mantenida en fs/4, para simplificar el diseño del convertidor descendente de la cuadratura. Haciendo referencia a la Figura 8, se muestra que las salidas de los decimadores 814a y 814b son proporcionadas al totalizador 815, y a su vez, combinadas. Las muestras IF del totalizador 815 son proporcionadas al demultiplexor (DEMUX) 816 que dirige las muestras alternativas a los multiplicadores 816a y 816b. El DEMUX 816, los multiplicadores 818 y el multiplexor (M UX) 824, llevan a cabo las funciones que fueron descritas para el DEMUX 716, los multiplicadores 718 y el MUX 724 como se muestra en la Figura 7C. Las salidas de los multiplicadores 818a y 818b son proporcionadas a los filtros de paso inferiores 820 y 822, respectivamente. En la modalidad de ejemplo, los filtros de paso inferiores 820 y 822 tienen las funciones de transferencia como se muestra en la Figura 8, la función de transferencia del filtro de paso inferior 820 tienen substancialmente, una respuesta de amplitud similar a la función de transferencia del filtro de paso inferior 822. Sin embargo, la función de transferencia del filtro de paso inferior 822, proporciona una demora adicional de una muestra, con respecto a la demora del filtro de paso inferior 822, de tal manera que la salida I, está alineada en tiempo con la salida Q.

Ejemplo de Implementación Polifásica. El circuito de cancelación de ruido y el convertidor descendente de la cuadratura mostrados en la Figura 8, pueden implementarse de varias formas diferentes. Un ejemplo de implementación del circuito de cancelación de ruido y del convertidor descendente de la cuadratura, usando una estructura polifásica, está mostrado en las Figuras, 9A y 9B, respectivamente. La estructura polifásica es un equivalente funcional y exacto de bits para la implementación directa, y toma ventaja sobre las características que distinguen cualquier otro coeficiente en las funciones de transferencia de los filtros de cancelación de error 808 y 810, y el filtro 812 es cero. La estructura polifásica lleva a cabo el procesamiento de señal sencilla en fases múltiples de la señal de entrada y combina las salidas intermedias para producir la salida deseada. El decimador 814 puede estar integrado dentro de la estructura polifásica usando un esquema de reloj, en donde las señales Y1 y Y2 están decimadas por seis, antes de que se lleve a cabo cualquier procesamiento. La decimación previa, permite que los registros de la estructura polifásica sean operados a una velocidad de reloj inferior que reduce el consumo de energía. Tal como se muestra en la Figura 9A, la señal Y1 es proporcionada a los filtros polifásicos 902a y 904a, y la señal Y2 es proporcionada a los filtros polifásicos 902b y 904b. En la modalidad de ejemplo, todos los registros marcados con "A" en la Figura 9A, están regulados sobre el borde que sobresale de un reloj (ÍADC/2) la cual es de la mitad de la frecuencia del reloj de muestreo del ADC, todos los registros marcados con "B" están regulados sobre el borde descendente del reloj ÍADC/2 , y todos los registros marcados con "C" están regulados en el borde que sobresale de un reloj (ÍADC/6) que es un sexto de la frecuencia del reloj de muestreo del ADC. Dentro del filtro polifásico 902a, la señal Y1 es proporcionada al registro 914a. La salida del registro 914a es proporcionada al registro 914b y la salida del registro 914b es proporcionada al registro 914c. Los registros 914 proporcionan tres fases de la señal Y1 . Las tres fases de la señal Y1 del registro 914a, 914b, y 914c son proporcionadas a los filtros 912a, 912b, y 912c, respectivamente. Dentro del filtro 912a, la salida del registro 914a es proporcionada al registro 916a, la salida del registro 916a, es proporcionada al registro 916b y el elemento de incremento 918a, ia salida del registro 916b, es proporcionada al registro 916c, y el elemento de incremento 918b, la salida del registro 916c es proporcionada al registro 916d y el elemento de incremento 918c, la salida del registro 916d es proporcionado al registro 916e y el elemento de incremento 918d, la salida dei registro 916e es proporcionado al registro 916f y el elemento de incremento 918e, y la salida del registro 916f es proporcionado al elemento de incremento 918f. En la modalidad de ejemplo, los incrementos de los elementos de incremento 918a, 918b, 918c, 918d, 918e y 918f dentro del filtro 912a son: [0, -8, 45, -21 , 7, 0], respectivamente. De manera similar, en la modalidad de ejemplo, los incrementos del filtro 912b son [0, 21 , -42, 15, -3, 0], y los incrementos del filtro 912c son [2, -35, 33, -10, 1 , 0]. En la modalidad de ejemplo, los incrementos de los tres filtros correspondientes en el filtro polifásico 902b son [1 , -5, -12, -5, 1 , 0], [-3, 0, 9, 6, 0, 0], y [6, 9, 0, -3, 0, 0]. Los incrementos de ejemplo del filtro 912d son [0, 2, -35, 33, -10, 1 ], los incrementos de ejemplo del filtro 912e son [0, -8, 45, -21 , 7, 0], los incrementos de ejemplo del filtro 912f son [0, 21 , -42, 15, -3, 0]. Los incrementos del ejemplo de los tres filtros dentro del filtro polifásico 904b son [0, 6, 9, 0, -3, 0], [1 , -5, -12, -5, 1 , 0], y [-3, 0, 9, 6, 0, 0]. Los filtros polifásicos pueden ser implementados de tal manera que los coeficientes pueden ser ordenados nuevamente y/o combinados para simplificar el diseño del hardware. Por ejemplo, los incrementos del filtro de [-3, 0, 9, 6, 0, 0] pueden ser ¡mplementados como 3 • [-1 , 0, 3, 2, 0, 0]. En este caso, las muestras de datos correspondientes a los coeficientes -1 y 2 pueden ser escalados y combinados, la suma resultante puede ser combinada con la muestra de datos escalada correspondiente al coeficiente 3, y el resultado total escalado por tres. El agregador 920b recibe las salidas de los elementos de incremento 918a y 918b, suma las dos señales, y proporciona la salida al agregador 920c. El agregador 920c también recibe la salida del elemento de incremento 918c, suma las dos señales, y proporciona la salida al agregador 920d. El agregador 920d también recibe la salida del elemento de incremento 918d, suma las dos señales y proporciona la salida al filtro 912a. Las salidas de los filtros 912a, 912b y 912c son proporcionadas al agregador 922a que suma las tres señales para proporcionar la salida del filtro polifásico 902a. El filtro polifásico 902b es idéntico al filtro polifásico 902a. Los filtros polifásicos 904 son idénticos a los filtros polifásico 902 con la excepción de que los registros con maraca "A" 914 en el filtro polifásico 902 son reemplazados con los registros con marca "B" 906 en el filtro polifásico 904. Los filtros polifásicos 902 y 904 llevan a cabo la mayor parte de las funciones de los filtros de cancelación de error 808 y 810 y los filtro de paso de banda 812 que se encuentran en la Figura 8, respectivamente. Las salidas de los filtros polifásicos 902b y 904b son proporcionadas a los elementos de incremento 932a y 932b, respectivamente. Cada elemento de incremento 932 escala la salida respectiva con un incremento de ejemplo de cuatro responsable del incremento del filtro de cancelación de error 810. La salida del filtro polifásico 902a y la salida del elemento de incremento 932a, son proporcionadas al agregador 930a, el cual suma las dos señales. De manera similar, la salida del filtro polifásico 904a y la salida del elemento de incremento 932b, son proporcionadas al agregador 930b que suma las dos señales. Las salidas de los agregadores 930a y 930b comprenden las dos salidas del circuito de cancelación de ruido y corresponden a las salidas del DEMUX 816 en la Figura 8. Haciendo referencia a la Figura 9B, se muestra que la salida del agregador 930a es proporcionada al multiplexor (MUX) 936a y el elemento de incremento 934a, que escala la señal con un incremento de -1 . La salida del elemento de incremento 934a es proporcionada al MUX 936a. El MUX 936a, selecciona alternativamente la salida del elemento de incremento 934a y la salida del agregador 930a y efectivamente lleva a cabo la función del multiplicador 818a, que se encuentra en la Figura 8. El registro 916g y el inversor 952a proporcionan una secuencia, alternando ceros y unos [1 0 1 0 ...] que es usado para controlar el MUX 936a. La salida del MUX 936a es proporcionada al filtro de paso inferior 908, el cual implementa la función de transferencia del filtro de paso inferior 820 que se encuentra en la ilustración de la Figura 8. Dentro del filtro de paso inferior 908, la salida del MUX 936a es proporcionada al registro 916e y al agregador 920e. La salida del registro 916e es proporcionada al registro 916f y el elemento de incremento 918e que escala la señal con un incremento de seis. La salida del elemento de incremento 918e es proporcionada al agregador 920e que suma las dos entradas y proporciona la salida al agregador 920f. La salida del registro 916f es proporcionada al agregador 920f, el cual suma las dos entradas y proporciona la salida I. La salida del agregador 930b es proporcionada al multiplexor (MUX) 936b y al elemento de incremento 934b, el cual escala la señal con un incremento de -1 . La salida del elemento de incremento 934b es proporcionada ai MUX 936b. El MUX 936b selecciona alternativamente la salida del elemento de incremento 934b y la salida del agregador 930b y desempeña de manera efectiva la función del multiplicador 818b en la Figura 8. La secuencia de unos y ceros alternados [1 0 1 0 ...] del inversor 952a, es proporcionada al MUX 954 y al inversor 952b. La salida del inversor 952b es proporcionada al MUX 954. El MUX 954 implementa la función del MUX 824 en la Figura 8 y proporciona una de dos secuencias para el control MUX 936b, dependiendo de la señal de control de inversión del espectro. La salida del MUX 936b, es proporcionada al filtro de paso inferior 910, que implementa la función de transferencia del filtro de paso inferior 822 en la Figura 8. Dentro del filtro de paso inferior 910, la salida del MUX 936b es proporcionada al registro 916h y al agregador 920h. La salida del registro 916h, es también proporcionada al agregador 920h, que suma las dos entrada y proporciona la salida al elemento de incremento 938. El elemento de incremento 938, escala la señal con un incremento de cuatro y proporciona la salida Q. La presente invención ha sido descrita para un receptor de muestreo de paso de banda, utilizando un ADC S?. Para un receptor de paso de banda, la función de transferencia del filtro de cancelación de error es seleccionada de conformidad con esto y un filtro de paso de banda es usado para filtrar la cuantificación de ruido antes de la conversión descendente de la cuadratura. La presente invención, también es aplicable para un receptor de banda de base, utilizando un ADC S?. Para un receptor de paso de banda, la función de transferencia del filtro de cancelación de error está modificada para la base de banda del ADC S? y el filtro de paso inferior es usado para filtrar la cuantificación de ruido. Las funciones de transferencia del filtro de cancelación de error de la banda de base y el filtro de paso inferior pueden ser enrollados, para generar el circuito de cancelación de ruido en forma similar a aquella descrita anteriormente para el diseño del receptor de paso de banda. De esta manera, la adaptación del concepto inventivo anteriormente descrito, para usarse en un receptor de banda de base, está dentro del alcance de la presente invención. La descripción previa de las modalidades preferidas de la presente invención se ha proporcionado, para habilitar a cualquier persona experta en el arte para hacer o usar la presente invención. Las diferentes modificaciones a esas modalidades estarán evidentemente manifiestas para aquellos expertos en el arte, y los principios genéricos definidos en la misma pueden ser aplicados a otras modalidades sin el uso de la facultad inventiva. De esta manera, la presente invención, no tiene el propósito de limitarse a las modalidades mostradas en la misma, pero deberá ser considerada en su alcance más amplio consistente con los principios y características de novedad mencionados en la presente descripción.

Claims (32)

R E I V I N D I C A C I O N E S Habiendo descrito la presente invención, se considera como una novedad y, por lo tanto, se reclama como propiedad, lo contenido en las siguientes REIVINDICACIONES:

1 . Un circuito de cancelación de ruido, el cual comprende: por lo menos un decimador de paso de banda, comprendiendo cada decimador de paso de banda un filtro de cancelación de error para recibir una señal de un Convertidor Análogo a Digital (ADC) y un filtro conectado al circuito de cancelación de error para filtrar una salida del filtro de cancelación de error; y un totalizador conectado a cada uno, de por lo menos un decimador de paso de banda, para totalizar las salidas de los decimadores de paso de banda.

2. El circuito de cancelación de ruido tal y como se describe en la Reivindicación 1 , caracterizado además porque el convertidor ADC es un ADC sigma-delta.

3. El circuito de cancelación de ruido tal y como se describe en la Reivindicación 2, caracterizado además porque el convertidor ADC es un ADC MASH sigma-delta que tiene dos circuitos.

4. El circuito de cancelación de ruido tal y como se describe en la Reivindicación 3, caracterizado además porque el convertidor ADC es un ADC MASH 4-4 sigma-delta.

5. El circuito de cancelación de ruido tal y como se describe en la Reivindicación 1 , caracterizado además porque una función de transferencia del filtro de cancelación de error es enrollada con la función de transferencia del filtro, para generar una función de transferencia enrollada del decimador de paso de banda respectivo.

6. El circuito de cancelación de ruido tal y como se describe en la Reivindicación 1 , caracterizado además porque el filtro, es un filtro de paso inferior.

7. El circuito de cancelación de ruido tal y como se describe en la Reivindicación 1 , caracterizado además porque el filtro es un filtro de paso de banda.

8. El circuito de cancelación de ruido tal y como se describe en la Reivindicación 1 , caracterizado además porque cada uno, de por lo menos un decimador de paso de banda, comprende adicionalmente un decimador conectado al filtro para recibir y decimar una salida del filtro.

9. El circuito de cancelación de ruido tal y como se describe en la Reivindicación 8, caracterizado además porque el decimador decima por N, donde N es un número entero positivo impar.

10. El circuito de cancelación de ruido tal y como se describe en la Reivindicación 8, caracterizado además porque el decimador, decima por tres.

1 1. El circuito de cancelación de ruido, tai y como se describe en la Reivindicación 8, caracterizado además porque, el decimador, decima por cinco.

12. El circuito de cancelación de ruido tal y como se describe en la Reivindicación 8, caracterizado además porque el filtro es un filtro de paso de banda que tiene un cero colocado en un cuarto de una cantidad de muestra de las muestras decimadas del decimador.

13. El circuito de cancelación de ruido tal y como se describe en la Reivindicación 12, caracterizado además porque el filtro de paso de banda está diseñado con ceros adicionales colocados en mfADc 4N, en donde N es un factor de decimación del decimador, m es un número entero positivo impar menor que 2N y no igualado a N, y ÍADC es una frecuencia de muestreo del ADC.

14. El circuito de cancelación de ruido tal y como se describe en la Reivindicación 1 , caracterizado además porque está implementado con una estructura polifásica

15. Un convertidor descendente de la cuadratura el cual comprende: un circuito de cancelación de ruido, para recibir por lo menos una salida de un Convertidor Análogo a Digital (ADC), y que proporciona muestras IF; por lo menos, un multiplicador conectado al circuito de cancelación de ruido para recibir las muestras IF y convertir en forma descendente las muestras IF a muestras de banda de base.

16. El convertidor descendente de la cuadratura tal y como se describe en la Reivindicación 15, caracterizado además porque el convertidor ADC es un ADC sigma-delta.

17. El convertidor descendente de la cuadratura tal y como se describe en la Reivindicación 15, caracterizado además porque el circuito de cancelación de ruido comprende por lo menos un decimador de paso de banda, comprendiendo cada decimador de paso de banda un filtro de cancelación de error y un filtro.

18. El convertidor descendente de la cuadratura tal y como se describe en la Reivindicación 17, caracterizado además porque una función de transferencia de cada decimador de paso de banda es generada enrollando una función de transferencia del filtro de cancelación de error correspondiente, con una función de transferencia del filtro.

19. El convertidor descendente de la cuadratura tal y como se describe en la Reivindicación 17, caracterizado además porque el filtro, es un filtro de paso de banda.

20. El convertidor descendente de la cuadratura tal y como se describe en la Reivindicación 17, caracterizado además porque, cada decimador de paso de banda, comprende además un decimador conectado al filtro.

21 . El convertidor descendente de la cuadratura tal y como se describe en la Reivindicación 20, caracterizado además porque el decimador, decima por N, en donde N es un número entero positivo impar.

22. El convertidor descendente de la cuadratura tal y como se describe en la Reivindicación 15, caracterizado además porque está implementado con una estructura polifásica.

23. Un convertidor descendente de la cuadratura, el cual comprende: por lo menos, un decimador de paso de banda, un decimador de paso de banda para cada circuito de un convertidor ADC MASH S?, recibiendo cada decimador de paso de banda una salida del circuito correspondiente; un totalizador conectado a los decimadores de paso de banda, totalizando el sumador las salidas de los decimadores de paso de banda para proporcionar muestras IF; y dos multiplicadores conectados al totalizador para recibir las muestras IF y convertir de forma descendente las muestras IF, a muestras de banda de base.

24. El convertidor descendente de la cuadratura tal y como se describe en la Reivindicación 23, caracterizado además porque cada decimador de paso de banda comprende un filtro de cancelación de error y un filtro.

25. El convertidor descendente de la cuadratura tal y como se describe en la Reivindicación 24, caracterizado además porque una función de transferencia de cada decimador de paso de banda es generada enrollando una función de transferencia del filtro de cancelación de error correspondiente con una función de transferencia del filtro.

26. El convertidor descendente de la cuadratura tal y como se describe en la Reivindicación 24, caracterizado además porque el filtro, es un filtro de paso de banda.

27. El convertidor descendente de la cuadratura tal y como se describe en la Reivindicación 24, caracterizado además porque el decimador de paso de banda, comprende además un decimador conectado al filtro.

28. El convertidor descendente de la cuadratura tal y como se describe en la Reivindicación 27, caracterizado además porque el decimador, decima por N, en donde N es un número entero positivo impar.

29. El convertidor descendente de la cuadratura tal y como se describe en la Reivindicación 23, caracterizado además porque comprende: un filtro de paso inferior conectado a cada uno de los multiplicadores, filtrando los filtros de paso inferior las muestras de banda de base para proporcionar salidas de banda de base.

30. El convertidor descendente de la cuadratura digital, tal y como se describe en la Reivindicación 29, caracterizado además porque las respuestas de amplitud de los filtros de paso inferior son substancialmente similares.

31 . El convertidor descendente de la cuadratura digital tal y como se describe en la Reivindicación 29, caracterizado además porque una respuesta retrasada de uno de los filtros de paso inferior, está retrasada con respecto a los retrasos del resto de los filtros.

32. El convertidor descendente de la cuadratura digital tal y como se describe en la Reivindicación 23, caracterizado además porque está implementado con una estructura polifásica. R E S U M E Un circuito de cancelación de ruido y un convertidor descendente de cuadratura, para usarse junto con un receptor de paso de banda. La cancelación de ruido comprende por lo menos, un decimador y un sumador de paso de banda. La salida de cada circuito de un convertidor análogo a digital sigma delta (ADC S?), es proporcionada a un decimador de paso de bando respectivo. Cada decimador de paso de banda, comprende un filtro de cancelación de error, un filtro de paso de banda y un decimador. Las funciones de transferencia del filtro de cancelación de error y del filtro de paso de banda, son enrolladas para proporcionar la función de transferencia del decimador de paso de banda. Posteriormente la señal filtrada es decimada por N. La decimación por N, puede estar incorporada dentro del decimador de paso de banda, de modo que el decimador de paso de banda opera en 1 /N de la frecuencia del reloj de muestreo de ADC. Las señales de todos los decimadores de paso de banda, son sumadas juntas y las muestras IF resultantes, son proporcionadas a dos multiplicadores los cuales convierten en forma descendente las muestras IF a muestras de base de banda I y Q, con una fase interna y un sinusoide de cuadratura, respectivamente. Las muestras de banda de base son filtradas en paso inferior para eliminar adicionalmente la cuantificación de ruido y señales indeseables. La frecuencia central de la señal de entrada análoga, el reloj de muestreo de ADC y la decimación por N , pueden ser seleccionadas de modo que una imagen de la señal de entrada, aparezca en 0.25fs, en donde fs es la cantidad de muestra de las muestras decimadas.