LU87146A1 - BROADBAND SIGNAL DEVICE - Google Patents
BROADBAND SIGNAL DEVICE Download PDFInfo
- Publication number
- LU87146A1 LU87146A1 LU87146A LU87146A LU87146A1 LU 87146 A1 LU87146 A1 LU 87146A1 LU 87146 A LU87146 A LU 87146A LU 87146 A LU87146 A LU 87146A LU 87146 A1 LU87146 A1 LU 87146A1
- Authority
- LU
- Luxembourg
- Prior art keywords
- control
- drive
- signal
- inverted
- transistors
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/52—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements
- H04Q3/521—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements using semiconductors in the switching stages
- H04Q3/523—Details
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Semiconductor Memories (AREA)
Description
83/B 52 732 ’ ’J ^ L f| GRAND-DUCHÉ DE LUXEMBOURG -r-yS—Λ .....1................i.................f ^ ·· Λ,·ΓΤ^εΡ^ηΟ 1 \83 / B 52 732 ’’ J ^ L f | GRAND-DUCHÉ DE LUXEMBOURG -r-yS — Λ ..... 1 ................ i ................ .f ^ ·· Λ, · ΓΤ ^ εΡ ^ ηΟ 1 \
Monsieur le Miastre Dü > 1 * du..........2,9........£é..vr.ï.SX........1...9..8 8 de l’Économie ettdes Class^îyloy^qjï^ \ T*, j , zSESS Service de la Pronriétôl^eÜycîuelle-«*-4Monsieur le Miastre Dü> 1 * du .......... 2.9 ........ £ é..vr.ï.SX ........ 1 ... 9..8 8 de l'Économie ettdes Class ^ îyloy ^ qjï ^ \ T *, j, zSESS Service de la Pronriétôl ^ eÜycîuelle - «* - 4
_Z_ LUXEMB OURà^-r^ \ ||çhmJ_Z_ LUXEMB OURà ^ -r ^ \ || çhmJ
Demande de Brevet d’invention -----------------------------------------------------------------------------------------------------------(1) I. Requête ...........La......aQ..G.i.é.t.é......dit.Q..S........S IEMEMS......ÄKTIEH.GESELLSCHAFT BERLIN und______ ( 2) ...........MÜNCHEN, Wittelsbacher......Platz 2, D-8000 MÜNCHEN........(République_______________ Fédérale d1Al1emagne)/représentée par Mon sleur Jacque s de Mîiyser, agissant en qualité......le mandataire..................................... ...............................^ dépose(nt)ce..............vingt-neuf.......février 1900 quatre-vingt huit________________ ( 4) à.............1.5..................heures, au Ministère de l’Économie et des Classes Moyennes, à Luxembourg: 1. la présente requête pour l’obtention d’un brevet d’invention concernant: ....................Breitbandsiqnal-Koppeleinrichtunq. "_________________________________________ ( 5) 2. la description en langue..........âl lsniande_____________________________________________de l’invention en trois exemplaires; 3. - .3.................................... planches de dessin, en trois exemplaires;· 4. la quittance des taxes versées au Bureau de l’Enregistrement à Luxembourg, le 26 février 1988 ; 5. la délégation de pouvoir, datée de____________________________________________________________________________________ le___________________________________; 6. le document d’ayant cause (autorisation); déclare(nt) en assumant la responsabilité de cette déclaration, que Î’(es) inventeur(s) est (sont): ( 6) ............- Dr.........Ruediqer Hofmann, Fürstenfelder Weg 12,____________________________ .......................D-803-1.......GILCHING........(République Fédérale d'Allemagne)____________ revendique(nt) pour la susdite demande de brevet la priorité d’une (des) demande(s) de ( 7) ..........brevet_________________________________________________________________________________________________________________ déposée(s) en (8) République.....Fédéra ..ri 'Rl l prrwgn le (9).................1.4.......octobre.......1,9,8.,,7.......................................................................____________________________________________________________________________________________________________________ sous le N° (10)........P..3...7..3..4..8.22...«..l...............................................................................................................................................................................................................................Demande de Brevet d'invention -------------------------------------------- -------------------------------------------------- ------------- (1) I. Requête ........... La ...... aQ..Gié.t.é .... ..dit.Q..S ........ S IEMEMS ...... ÄKTIEH.GESELLSCHAFT BERLIN and______ (2) ........... MÜNCHEN, Wittelsbacher .... ..Place 2, D-8000 MUNICH ........ (République _______________ Fédérale d1Al1emagne) / représentée par Mon sleur Jacque s de Mîiyser, agissant en qualité ...... le mandataire ....... .............................. .................... ........... ^ dépose (nt) ce .............. vingt-neuf ....... février 1900 quatre-vingt huit________________ (4) à ............. 1.5 .................. heures, au Ministère de l'Économie et des Classes Moyennes, à Luxembourg: 1 . la présente requête pour l'obtention d'un brevet d'invention concernant: .................... broadband signal coupling device. "_________________________________________ (5) 2. la description en langue .......... âl lsniande_____________________________________________de l'invention en trois exemplaires; 3. - .3 ............... ..................... planches de dessin, en trois exemplaires; · 4th la quittance des taxes versées au Bureau de l'Enregistrement à Luxembourg, le 26 février 1988 ; 5. la délégation de pouvoir, datée de____________________________________________________________________________________ le___________________________________; 6. le document d'ayant cause (authorization); déclare (nt) en assumant la responsabilité de cette déclaration, que Î '(es) inventeur (s) est (sont) : (6) ............- Dr ......... Ruediqer Hofmann, Fürstenfelder Weg 12, ____________________________ ............... ........ D-803-1 ....... GILCHING ........ (République Fédérale d'Allemagne) ____________ revendique (nt) pour la susdite demande de brevet la priorité d 'une (des) demande (s) de (7) .......... brevet_________________________ ________________________________________________________________________________________ déposée (s) en (8) République ..... Fédéra ..ri 'Rl l prrwgn le (9) ................. 1.4 ..... ..octobre ....... 1,9,8. ,, 7 ............................... ........................................____________________________________________________________________________________________________________________ sous le N ° (10) .. ...... P..3 ... 7..3..4..8.22 ... «.. l .................... .................................................. .................................................. .................................................. .................................................. ...
au nom de (11) la.....déposante...............................................................................................................................................·....____________________________________________________________________________ élit(élisent) domicile pour lui (elle) et, si désigné, pour son mandataire, à Luxembourg .................................................................au nom de (11) la ..... déposante ..................................... .................................................. .................................................. ...... · ....____________________________________________________________________________ élit (élisent) domicile pour lui (elle) et, si désigné, pour son mandataire, à Luxembourg ................. ................................................
......35 boulevard......Royal................................................................................................................................................................................................................... (12) sollicite(nt) la délivrance d’un brevet d’invention pour l’objet décrit et représenté dans les annexes susmentionnées, avec ajournement de cette délivrance à____________________L............................................................................................................................................................... mois. (13)...... 35 boulevard ...... Royal ................................... .................................................. .................................................. .................................................. .......................... (12) sollicite (nt) la délivrance d'un brevet d'invention pour l'objet décrit et représenté dans les annexes susmentionnées, avec ajournement de cette délivrance à ____________________ L ........................................ .................................................. .................................................. ................... mois. (13)
Le-dépOsaulAmandataire :.................................................................................................................................................................................................................................................................. (14) ( LA—Π. Procès-verbal de DépôtLe-dépOsaulAmandataire: .............................................. .................................................. .................................................. .................................................. .................................................. ............ (14) (LA — Π. Procès-verbal de Dépôt
La susdite^ emande de brevet d’invention a été déposée au Ministère de l’Économie et des Classes Moyennes, Service de la Propriété IntelJjBetBeôe^Luxeinbourg, en date du: 29 février 1988 /\v» .....·%Λ / i £·Λ Pr. le Ministre de l'Économie et des Classes Moyennes, à 1.5________________heure/ £ jL^. d.La susdite ^ emande de brevet d'invention a été déposée au Ministère de l'Économie et des Classes Moyennes, Service de la Propriété IntelJjBetBeôe ^ Luxeinbourg, en date du: 29 février 1988 / \ v »..... ·% Λ / i £ · Λ Pr. le Ministre de l'Économie et des Classes Moyennes, à 1.5 ________________ heure / £ jL ^. d.
IJ II Le chef du serviere la^ropriété intellectuelle, \> 'Sf ^ A68007____f/\_ EXPLICATIONS RELATIVES AU FORMOfcMREDMHtPOT. !/ (1) s’il y a lieu "Demande de certificat d’addition au brevet principal, à la demande de brevet principal No............ du......,.....”-(2) inscrire les nom, prénom, profession, adresse du demandeur, lorsque celui-ci est un particulier ou les dénomination sociale, forme juridique, adresse du siège social, lorsque le demandeur est une personne morale - (3) inscrire les nom, prénom, adresse du mandataire agréé, conseil en propriété industrielle, muni d'un pouvoir spécial, s’il y a lieu: "représente par............agissant en qualité de mandataire" • ^ 88/B 52 732IJ II Le chef du serve la ^ ropriété intellectuelle, \> 'Sf ^ A68007 ____ f / \ _ EXPLICATIONS RELATIVES AU FORMOfcMREDMHtPOT. ! / (1) s'il ya lieu "Demande de certificat d'addition au brevet principal, à la demande de brevet principal No ............ du ......, .. ... ”- (2) inscrire les nom, prénom, profession, address du demandeur, lorsque celui-ci est un particulier ou les dénomination sociale, formme juridique, adresse du siège social, lorsque le demandeur est une personne morale - (3rd ) inscrire les nom, prénom, adresse du mandataire agréé, conseil en propriété industrial, muni d'un pouvoir spécial, s'il ya lieu: "représente par ............ agissant en qualité de mandataire "• ^ 88 / B 52 732
BEANSPRUCHUNG DER PRIORITÄTDEMANDING PRIORITY
♦ der Patent/Gbm. - Anmeldung ln:der BUNDESREPUBLIK DEUTSCHLAND Vom: 14. OKTOBER 1987 _(Nr. P3734822.1 )_♦ the patent / Gbm. - Registration ln: the FEDERAL REPUBLIC OF GERMANY from: OCTOBER 14, 1987 _ (No.P3734822.1) _
PATENTANMELDUNGPATENT APPLICATION
inin
LuxemburgLuxembourg
Anmelder: Siemens Aktiengesellschaft Berlin und München : * 8000 MÜNCHEN (Bundesrepublik Deutschland)Applicant: Siemens Aktiengesellschaft Berlin and Munich: * 8000 MUNICH (Federal Republic of Germany)
Betr. : "Breitbandsignal-Koppeleinrichtung. " •·ι ΛConcerning : "Broadband signal coupling device." • · ι Λ
·' · 87 P 1 7 ? 2 DE· 87 P 1 7? 2 DE
‘ t i i ! i ! Siemens Aktiengesellschaft‘T i i! i! Siemens Aktiengesellschaft
Berlin und München 5Berlin and Munich 5
Breitbandsignal-KoppeleinrichtungBroadband signal coupling device
Neuere Entwicklungen der Fernmeldetechnik führen zu diensteintegrierenden Nachrichtenübertragungs- u. -Vermittlungssystemen für Schmalband- und Breitband-Kommunikationsdienste, die als Übertragungsmedium im Bereich der Teilnehmeranschlußleitungen Lichtwellenleiter vorsehen, über die sowohl die Schmalbandkommunikationsdienste, wie insbesondere 64-kbit/s-Digital-Telefonie, als auch Breitbandkommunikationsdienste, wie insbe-sondere 140-Mbit/s-Bildtelefonie, geführt werden, wobei aber in den Vermittlungsstellen (vorzugsweise gemeinsame Steuereinrichtungen aufweisende) Schmalbandsignal-Koppeleinrichtungen und Breitbandsignal-Koppeleinrichtungen nebeneinander vorgesehen sind (DE-PS 24 21 002).Recent developments in telecommunications technology lead to integrated service transmission u. Switching systems for narrowband and broadband communication services, which provide fiber as a transmission medium in the area of the subscriber access lines, via which both the narrowband communication services, such as 64 kbit / s digital telephony in particular, and broadband communication services, such as in particular 140 Mbit / s-picture telephony are performed, but in the switching centers (preferably having common control devices) narrowband signal coupling devices and broadband signal coupling devices are provided side by side (DE-PS 24 21 002).
2020th
Im Zusammenhang mit einer Breitbandsignal-Zeitmultiplex-Koppeleinrichtung, deren Koppelpunkte im Zeitmultiplex jeweils für eine Mehrzahl von Verbindungen genutzt werden, ist es bekannt, jeweils zwei Leitungen mit Hilfe eines Gatterel'ements zu ver-binden, das von einer als bistabiles D-Kippglied ausgebildeten, koppelpunktindividuellen Speicherzelle ein- und ausgeschaltet wird, wobei diese koppelpunktindividuelle Speicherzelle, deren Clock-Eingang ein entsprechendes Taktsignal zugeführt wird, in nur einer Koordinatenrichtung, und zwar an ihrem D-Eingang, an-3Q gesteuert wird (Pfannschmidt: "Arbeitsgeschwindigkeitsgrenzen von Koppelnetzwerken für Breitband-Digitalsignale", Diss., Braunschweig 1978, Bild 6.7, ferner Bild 6.4). In Anbetracht eines bei einer Bitrate von 140 Mbit/s erreichbaren Zeitmultiplex-faktors von etwa 4 bis 8 und der dabei erforderlichen aufwendigen 35 Schaltungstechnologie werden derzeit allerdings zur Vermittlung von Breitbandsignalen reine Raumkoppeleinrichtungen bevorzugt, in denen die über die einzelnen Koppelpunkte durchgeschaltetenIn connection with a broadband signal-time-division multiplex switching device, the coupling points of which are used in time-division multiplexing for a plurality of connections, it is known to connect two lines in each case with the aid of a gate element which is designed as a bistable D flip-flop , crosspoint individual memory cell is switched on and off, this crosspoint individual memory cell, the clock input of which is supplied with a corresponding clock signal, is controlled in only one coordinate direction, namely at its D input, an-3Q (Pfannschmidt: "Working speed limits of coupling networks for Broadband digital signals ", Diss., Braunschweig 1978, Figure 6.7, furthermore Figure 6.4). In view of a time-division multiplexing factor of about 4 to 8 that can be achieved at a bit rate of 140 Mbit / s and the complex circuitry required for this, pure space switching devices are currently preferred for the transmission of broadband signals, in which the switching through the individual coupling points
!' 87 P17 7 2 DE! ' 87 P17 7 2 DE
l « - 2 - 1 Verbindungen allein räumlich voneinander getrennt sind.l «- 2 - 1 connections are spatially separated from each other alone.
Eine reine Breitbandsignal-Raumkoppelanordnung kann als eine mit Eingangsverstärkern und Ausgangsverstärkern versehene Koppel-5 punktmatrix in C-MOS-Technik ausgebildet sein, in deren Koppelpunkten die Koppelelemente jeweils von einer decodergesteuerten, koppelpunktindividuellen Halte-Speicherzelle gesteuert werden, wobei die Koppelelemente jeweils als C-MOS-Transfergate (C-MOS-Transmissionsgate) ausgebildet sind (ISS184 Conference Papers 10 23C1, Fig.9)î die koppelpunktindividuellen Halte-Speicherzellen eines reinen Raumkoppelvielfachs können von einem Zeilendecoder und von einem Spaltendecoder her jeweils über eine zeilen- bzw. spaltenindividuelle Ansteuerleitung in zwei Koordinaten angesteuert werden (Pfannschmidt, a.a.O., Bild 6.4).A pure broadband signal space switching arrangement can be designed as a coupling 5-point matrix provided with input amplifiers and output amplifiers in C-MOS technology, in the coupling points of which the coupling elements are each controlled by a decoder-controlled, coupling point-specific hold memory cell, the coupling elements in each case as C- MOS transfer gate (C-MOS transmission gate) are formed (ISS184 Conference Papers 10 23C1, Fig. 9) î the crosspoint-specific hold memory cells of a pure space switching matrix can be from a row decoder and from a column decoder each via a row or column-specific control line can be controlled in two coordinates (Pfannschmidt, loc. cit., Figure 6.4).
1515
In einer Breitbandsignal-Raumkoppeleinrichtung mit einer Koppelpunktmatrix in FET-Technik können die Koppelelemente mit mit der Drain-Source-Strecke zwischen einer Matrix-Eingangsleitung und einer Matrix-Ausgangsleitung liegenden n-Kanal-Transistoren 20 (s.a. ISS'84 Conf.Papers 31.C.3, Fig.12) gebildet sein, die je weils von einer durch zwei Ansteuerdecoder in zwei Koordinaten angesteuerten, koppelpunktindividuellen Speicherzelle mit zwei kreuzgekoppelten Inverterschaltungen gesteuert werden, deren eine eingangsseitig mit dem zugehörigen invertierenden Decoderausgang 25 des einen Ansteuerdecoders über einen ersten n-Kanal-Transistor verbunden ist und deren andere eingangsseitig mit dem zugehörigen nichtinvertierenden Decoderausgang desselben Ansteuerdecoders über einen zweiten n-Kanal-Transistor verbunden ist, wobei _ beide jv-Kanal-Transistorjao, ihrerseits an ihrer Steuerelektrode 30 mit dem Ausgangssignal des zugehörigen Decoderausgangs des anderen Ansteuerdecoders beaufschlagt sind (Rev. ECL 25(1977)1-2, 43...51, Fig.l; IEEE J. of Solid-State Circuits SC-9(1974)3, 142 ...147, Fig.l(a)$ Electronics and Communications in Japan, 53-A(1970)10, 54...62, Fig.5(b)j EP-A-0 073 920, FIG 4).In a wideband signal space coupling device with a crosspoint matrix in FET technology, the coupling elements can have n-channel transistors 20 (see also ISS'84 Conf. Papers 31. With the drain-source path between a matrix input line and a matrix output line). C.3, FIG. 12), which are each controlled by a crosspoint-specific memory cell controlled by two control decoders in two coordinates with two cross-coupled inverter circuits, one of which is connected on the input side to the associated inverting decoder output 25 of the one control decoder via a first n- Channel transistor is connected and the other is connected on the input side to the associated non-inverting decoder output of the same control decoder via a second n-channel transistor, where _ both jv-channel transistors yes, in turn on their control electrode 30 with the output signal of the associated decoder output of the other control decoder are acted upon (Rev. ECL 25 (1977) 1-2, 43 ... 51, Fig. 1; IEEE J. of Solid-State Circuits SC-9 (1974) 3, 142 ... 147, Fig. 1 (a) $ Electronics and Communications in Japan, 53-A (1970) 10, 54 ... 62, Fig .5 (b) j EP-A-0 073 920, FIG 4).
35 Jedes Umsteuern (Umschreiben) einer solchen bekannten Speicherzelle erfordert das Einprägen eines Schreibstromes bestimmter Größe für eine bestimmte Zeit, was entsprechende Schreibverlustleistungen und Umschreibdauern mit sich bringt.35 Every reversal (rewriting) of such a known memory cell requires the injection of a write current of a certain size for a certain time, which entails corresponding write loss performance and rewrite durations.
' ; . 87 P 1 7 7 2 DE'; . 87 P 1 7 7 2 DE
AA
- 3 - 1 Die Erfindung stellt sich demgegenüber die Aufgabe, einen Weg aufzuzeigen, wie in einer Breitband-Koppeleinrichtung die einzelnen koppelpunktindividuellen Speicherzellen in einer besonders zweckmäßigen, mit geringen Schreibverlustleistungen und kurzen 5 Umschaltzeiten verbundenen Weise realisiert werden können.- 3 - 1 In contrast, the object of the invention is to show a way in which the individual crosspoint-specific memory cells can be implemented in a broadband coupling device in a particularly expedient manner which is associated with low write loss powers and short 5 switching times.
Die Erfindung betrifft eine Breitbandsignal-Koppeleinrichtung mit einer Koppelpunktmatrix in FET-Technik, deren Koppelelemente von in zwei Koordinaten angesteuerten, koppelpunktindividuellen 10 Halte-Speicherzellen gesteuert werden, die jeweils mit zwei kreuz-gekoppelten MOS-Inverterschaltungen gebildet sind, deren eine eingangsseitig mit einer das nichtinvertierte Ansteuersignal der einen Ansteuerrichtung führenden Ansteuerleitung über einen ersten Ansteuertransistor verbunden ist und deren andere eingangs-15 seitig mit einer das invertierte Ansteuersignal derselben Ansteuerrichtung führenden Ansteuerleitung über einen zweiten Ansteuertransistor verbunden ist, wobei beide Ansteuertransistoren ihrerseits an ihrer Steuerelektrode mit dem zugehörigen Ansteuersignal der anderen Ansteuerrichtung beaufschlagt sind; diese Raum-20 koppeleinrichtung ist erfindungsgemäß dadurch gekennzeichnet, daß zwischen die beiden C-MOS-Inverterschaltung-Transistoren des einen Kanaltyps und die zugehörige Speisepotentialquelle - bzw. zwischen die beiden Lasttransistoren der beiden kreuzgekoppelten n-Kanal-Inverterschaltungen und die zugehörige Speise- 25 potentialquelle - ein zusätzlicher Lasttransistor des gleichenThe invention relates to a broadband signal coupling device with a crosspoint matrix in FET technology, the coupling elements of which are controlled by two crosspoint-controlled, crosspoint-individual 10 hold memory cells, each of which is formed with two cross-coupled MOS inverter circuits, one of which is connected on the input side to the one non-inverted drive signal of the drive line leading one drive direction is connected via a first drive transistor and the other input side of which is connected to a drive line leading the inverted drive signal of the same drive direction via a second drive transistor, both drive transistors in turn on their control electrode with the associated drive signal of the other drive direction are acted upon; This space-20 coupling device is characterized according to the invention in that between the two C-MOS inverter circuit transistors of the one channel type and the associated supply potential source - or between the two load transistors of the two cross-coupled n-channel inverter circuits and the associated supply 25 potential source - An additional load transistor of the same
Kanaltyps eingefügt ist, dessen Steuerelektrode mit der das nichtinvertierte - bzw. das invertierte - Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung verbünd eruist,_und/oder 30 daß zwischen die beiden C-MOS-Inverterschaltung-Transistoren des anderen Kanaltyps und die zugehörige Speisepotentialquelle - bzw. zwischen die beiden Treibertransistoren der beiden kreuz-gekoppelten n-Kanal-Inverterschaltungen und die zugehörige Speisepotentialquelle - ein zusätzlicher Treibertransistor des glei- 35 chen Kanaltyps eingefügt ist, dessen Steuerelektrode mit einer das invertierte Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung verbunden ist.Channel type is inserted, the control electrode with which the non-inverted - or the inverted - drive clock signal of the other drive direction mentioned leading Eruist eruist, _ and / or 30 that between the two C-MOS inverter circuit transistors of the other channel type and the associated supply potential source - or between the two driver transistors of the two cross-coupled n-channel inverter circuits and the associated supply potential source - an additional driver transistor of the same channel type is inserted, the control electrode of which is connected to a control line carrying the inverted control clock signal of the other control direction mentioned is.
87 P 1 7 7 2 DE87 P 1 7 7 2 DE
» - A - 1 Die Erfindung bringt den Vorteil mit sich, in einer Koppelpunktmatrix vorgesehene, jeweils in zwei Koordinatenrichtungen anzusteuernde koppelpunktindividuelle Halte-Speicherzellen in den Ansteuerphasen stromlos machen und somit sonst auftretende Ver-5 lustleistungen vermeiden zu können·, zugleich sind damit besonders kurze Umsteuerzeiten verbunden.The invention has the advantage of making current in the crossover phases of the crosspoint individual stop memory cells provided in a crosspoint matrix, each of which can be controlled in two coordinate directions, and thus to be able to avoid any losses which otherwise occur.At the same time, they are particularly short Reversal times connected.
In weiterer Ausgestaltung der Erfindung können die Ansteuertransistoren und der zusätzliche Lasttransistor vom entgegen-10 gesetzten Kanaltyp sein, wobei die Ansteuertransistoren an ihrer Steuerelektrode ebenfalls mit dem nichtinvertierten Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung beaufschlagt sind. In anderer Ausgestaltung der Erfindung können die Ansteuertransistoren und der zusätzliche Treibertransistor vom entgegen-15 gesetzten Kanaltyp sein, wobei die Ansteuertransistoren an ihrer Steuerelektrode ebenfalls mit dem invertierten Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung beaufschlagt sind.In a further embodiment of the invention, the drive transistors and the additional load transistor can be of the opposite channel type, the drive transistors at their control electrode also being acted upon by the non-inverted drive clock signal of the other drive direction mentioned. In another embodiment of the invention, the drive transistors and the additional driver transistor can be of the opposite channel type, the drive transistors at their control electrode also being acted upon by the inverted drive clock signal of the other drive direction mentioned.
Weitere Besonderheiten der Erfindung werden aus der nachfolgen-20 den näheren Erläuterung der Erfindung anhand der Zeichnung ersichtlich. Dabei zeigen FIG 1 das Schema einer Breitband-Koppeleinrichtung und FIG 2, FIG 3, FIG A und FIG 5 Einzelheiten ihrer schaltungstechnischen Realisierung gemäß der Erfindung.Further special features of the invention will become apparent from the following explanation of the invention with reference to the drawing. 1 shows the diagram of a broadband switching device and FIG. 2, FIG. 3, FIG. A and FIG. 5 show details of its circuitry implementation according to the invention.
2525th
In der Zeichnung FIG 1 ist schematisch in zum Verständnis der Erfindung erforderlichem Umfange eine Breitbandsignal-Koppeleinrichtung skizziert, an deren zu Spaltenleitungen sl.^sj...sn _ einer Koppelpunktmatrix führenden Eingängen el...ej...en Ein-30 gangstreiberschaltungen El...Ej...En vorgesehen sind und deren von Zeilenleitungen zl...zi...zm der Koppelpunktmatrix erreichte Ausgänge al...ai...am mit Ausgangsverstärkerschaltungen Al...In the drawing FIG. 1, a broadband signal coupling device is schematically sketched in the scope necessary for understanding the invention, at whose inputs leading to column lines sl. ^ Sj ... sn _ a crosspoint matrix, el ... ej ... en input driver circuits El ... Ej ... En are provided and their outputs reached by row lines zl ... zi ... zm the crosspoint matrix al ... ai ... am with output amplifier circuits Al ...
Ai...Am versehen sind. Die Koppelpunktmatrix weist Koppelpunkte KP11... KPij. ..KPmn auf, deren Koppelelemente, wie dies beim 35 Koppelpunkt KPij für dessen Koppelelement Kij weiter ins Einzelne gehend angedeutet ist, jeweils von einer koppelpunktindividuellen Halte-Speicherzelle Hij (beim Koppelpunkt KPij) gesteuertAi ... On are provided. The crosspoint matrix has crosspoints KP11 ... KPij. ..KPmn, the coupling elements of which, as indicated for the coupling element Kij in the coupling point KPij in more detail, are each controlled by a coupling point-specific holding memory cell Hij (at the coupling point KPij)
: ' · 87 P 1 7 7 2 OE: '· 87 P 1 7 7 2 OE
} > - 5 - 1 sein können, deren Ausgang s', s" zum Steuereingang des jeweiligen Koppelelements (Kij beim Koppelpunkt KPij) führt.}> - 5 - 1, whose output s', s "leads to the control input of the respective coupling element (Kij at the coupling point KPij).
Die Halte-Speicherzellen ... Hij... werden gemäß FIG 1 durch 5 zwei Ansteuerdecoder, nämlich einen Zeilendecoder DX und einen Spaltendecoder DY, über entsprechende Ansteuerleitungen xl... xi...xm; yl...yj...yn in zwei Koordinaten angesteuert. Dazu mögen, wie dies aus FIG 1 ersichtlich ist, die beiden Ansteuerdecoder DX, DY von Eingangsregistern Reg X, Reg Y her 10 jeweils mit einer einer Matrixreihe (Zeile bzw.Spalte) vonThe hold memory cells ... Hij ... are, according to FIG. 1, by 5 two control decoders, namely a row decoder DX and a column decoder DY, via corresponding control lines xl ... xi ... xm; yl ... yj ... yn controlled in two coordinates. For this purpose, as can be seen from FIG. 1, the two control decoders DX, DY of input registers Reg X, Reg Y ago 10 each with a matrix row (row or column) of
Koppelpunkten gemeinsamen Koppelpunktzeilen- bzw. Koppelpunkt-spalten-Adresse beaufschlagbar sein, auf die hin sie jeweils an der der jeweiligen Koppelpunktreihen-Adresse entsprechenden Ansteuerleitung jeweils ein ,,1"-Ansteuersignal abgeben. Das Zu-15 sammentreffen eines Zeilenansteuersignals "1" und eines Spalten-ansteuersignals "1" am Kreuzungspunkt der betreffenden Matrixzeile mit der betreffenden Matrixspalte beim Aufbau einer entsprechenden Verbindung bewirkt dann eine Aktivierung der dort befindlichen Halte-Speicherzelle, beispielsweise der Speicher-20 zelle Hij, mit der Folge, daß das von der betreffenden Halte-Speicherzelle (Hij) gesteuerte Koppelelement, im Beispiel das Koppelelement Kij, leitend wird.Crosspoints common crosspoint row or crosspoint column address can be acted upon, to which they each emit a "1" control signal on the control line corresponding to the respective crosspoint row address. The coincidence of a line control signal "1" and one Column drive signal "1" at the intersection of the relevant matrix line with the relevant matrix column when a corresponding connection is established then activates the hold memory cell located there, for example the memory 20 cell Hij, with the result that the hold memory cell concerned Memory cell (Hij) controlled coupling element, in the example the coupling element Kij, becomes conductive.
Damit das im Beispiel betrachtete Koppelelement Kij bei einem 25 Abbau der betreffenden Verbindung wieder gesperrt wird, wird wiederum der Ansteuerdecoder DY vom Eingangsregister Reg Y mit der betreffenden Spaltenadresse beaufschlagt, so daß der Spaltendecoder DY wiederum auf seiner Ausgangsleitung yj ein Spaltenan-steuersignal "l" abgibt, und zugleich wird der Zeiieiyiecoder DX -30 von seinem Eingangsregister Reg X her beispielsweise mit einer Leeradresse oder mit der Adresse einer Zeile von unbeschalteten Koppelpunkten beaufschlagt, so daß er auf seiner Ausgangsleitung xi ein Zeilenansteuersignal "0" abgibt; das Zusammentreffen von Spaltenansteuersignal "1" und Zeilenansteuersignal "0" bewirkt 35 dann die Rücksetzung der Halte-Speicherzelle Hij mit der Folge, daß das von ihr gesteuerte Koppelelement Kij gesperrt wird.So that the coupling element Kij considered in the example is blocked again when the connection in question is cleared down, the control decoder DY is again loaded with the relevant column address by the input register Reg Y, so that the column decoder DY in turn outputs a column control signal "l" on its output line yj. outputs, and at the same time the Zeiieiyiecoder DX -30 from its input register Reg X forth for example with an empty address or with the address of a line of unconnected crosspoints, so that it outputs a line drive signal "0" on its output line xi; the coincidence of column drive signal "1" and row drive signal "0" then causes the hold memory cell Hij to be reset, with the result that the coupling element Kij controlled by it is blocked.
Die in den Koppelpunkten ...KPij... vorgesehenen KoppelelementeThe coupling elements provided in the coupling points ... KPij ...
: . 87 P 1 7 7 2 OE:. 87 P 1 7 7 2 OE
- 6 - 1 ...Kij... können in an sich bekannter Weise realisert sein, wie dies beispielsweise auch aus EP-A-Q 219 848, EP-A-0 221 490, EP-A-0 238 834, DE-P 3 631 634 oder DE-P 3 634 154 bekannt ist und daher hier nicht weiter erläutert werden muß.' Wie die Halte-5 Speicherzellen ...Hij... schaltungstechnisch realisiert sein können, wird in FIG 2, FIG 3 und FIG 4 verdeutlicht:- 6 - 1 ... Kij ... can be realized in a manner known per se, as is also the case, for example, in EP-AQ 219 848, EP-A-0 221 490, EP-A-0 238 834, DE-P 3 631 634 or DE-P 3 634 154 is known and therefore need not be explained further here. ' FIG. 2, FIG. 3 and FIG. 4 illustrate how the holding 5 memory cells ... Hij ... can be implemented in terms of circuitry:
Wie dies aus FIG 2, FIG 3 und FIG 4 ersichtlich ist, sind die in zwei Koordinaten ansteuerbaren, koppelpunktindividuellen Halte-10 Speicherzellen Hij jeweils mit zwei kreuzgekoppelten C-MOS-As can be seen from FIG. 2, FIG. 3 and FIG. 4, the crosspoint-individual holding cells Hij, which can be controlled in two coordinates, are each provided with two cross-coupled C-MOS modules.
Inverterschaltungen Tp*, Tn1; Tp", Tn" gebildet, deren eine (Tp1,Inverter circuits Tp *, Tn1; Tp ", Tn" formed, one (Tp1,
Tn') eingangsseitig mit einer das nichtinvertierte Ansteuersignal der einen Ansteuerrichtung führenden Ansteuerleitung xi über einen ersten Ansteuertransistor (Tnh1 in FIG 2 und FIG 4, 15 Tph' in FIG 3) verbunden ist und deren andere (Tp", Tn") eingangsseitig mit einer das invertierte Ansteuersignal derselben Ansteuerrichtung führenden Ansteuerleitung xT über einen zweiten Ansteuertransistor (Tnh" in FIG 2 und FIG 4, Tph" in FIG 3) verbunden ist, wobei die beiden Ansteuertransistoren ihrerseits an 20 ihrer Steuerelektrode mit dem zugehörigen Ansteuersignal der anderen Ansteuerrichtung beaufschlagt sind.Tn ') is connected on the input side to a control line xi which carries the non-inverted control signal of a control direction via a first control transistor (Tnh1 in FIG. 2 and FIG. 4, 15 Tph' in FIG. 3) and the other (Tp ", Tn") is connected on the input side to one the inverted drive signal of the same drive direction, the drive line xT is connected via a second drive transistor (Tnh "in FIG. 2 and FIG. 4, Tph" in FIG. 3), the two drive transistors in turn being acted on by 20 of their control electrode with the associated drive signal of the other drive direction.
In der in FIG 2 skizzierten Halte-Speicherzelle Hij ist zwischen die beiden C-MOS-Inverterschaltung-Transistoren Tp', Tp" des einen 25 Kanaltyps (p-Kanal) und die zugehörige Speisepotentialquelle UDD (+5V) ein zusätzlicher Lasttransistor Tpl desselben Kanaltyps eingefügt, wobei die Steuerelektrode dieses zusätzlichen Lasttransistors Tpl mit der das nichtinvertierte Ansteuer-Taktsignal der genannten anderen Ansteuerrich±ung führenden Ansteuerleitung-30 yj verbunden ist. Die Ansteuertransistoren Tnh1 und Tnh" sind n-Kanal-Transistoren; die Ansteuertransistoren Tnh1, Tnh" und der zusätzliche Lasttransistor Tpl sind somit vom entgegengesetzten Kanaltyp.In the holding memory cell Hij outlined in FIG. 2 there is an additional load transistor Tpl of the same channel type between the two C-MOS inverter circuit transistors Tp ', Tp "of the one channel type (p-channel) and the associated supply potential source UDD (+ 5V) inserted, the control electrode of this additional load transistor Tpl being connected to the non-inverted drive clock signal of the other drive direction-30 yj leading the other drive direction. The drive transistors Tnh1 and Tnh "are n-channel transistors; the drive transistors Tnh1, Tnh "and the additional load transistor Tpl are thus of the opposite channel type.
35 Durch das während einer Ansteuerung (Schreibphase) der Haltespeicherzelle Hij auf der Ansteuer-Taktleitung yj auftretende "1"-Signal von z.B. +5V gesteuert gelangt der zusätzliche Last-35 As a result of the "1" signal occurring on the drive clock line yj during a drive (write phase) of the latch cell Hij, e.g. + 5V controlled the additional load
ί · ; ^ . 87 P 1 7 7 2 DEί ·; ^. 87 P 1 7 7 2 DE
-τι transistor Tpl in den Sperrzustand und schaltet damit für die-τι transistor Tpl in the blocking state and thus switches for the
Dauer der Schreibphase die Betriebsspannung der kreuzgekoppelten C-MOS-Inverterschaltungen Tp1, Tn’; Tp", Tn" ab, so daß die kreuzgekoppelten C-MOS-Inverterschaltungen stromlos sind. Zu-5 gleich wird während der Ansteuerphase die Halte-Speicherzelle Hij durch das auf der Ansteuerleitung xi nichtinvertiert und auf der Ansteuerleitung χΓ invertiert auftretende Ansteuersignal in den diesem Ansteuersignal entsprechenden Schaltzustand gesetzt; in dem so während der Schreibphase voreingestellten 10 Schaltzustand verbleibt die Halte-Speicherzelle Hij, wenn danach mit Beendigung der Schreibphase auf der Ansteuerleitung yj wieder ein "0"-Signal (OV) auftritt und der zusätzliche Lasttransistor Tpl wieder leitend wird.Duration of the write phase the operating voltage of the cross-coupled C-MOS inverter circuits Tp1, Tn ’; Tp ", Tn", so that the cross-coupled C-MOS inverter circuits are currentless. At the same time, during the control phase the hold memory cell Hij is set to the switching state corresponding to this control signal by the control signal which does not invert on the control line xi and which occurs inverted on the control line χΓ; The hold memory cell Hij remains in the switching state preset in this way during the write phase if a "0" signal (OV) occurs again on the control line yj when the write phase ends and the additional load transistor Tpl becomes conductive again.
15 In der in FIG 3 skizzierten Halte-Speicherzelle Hij ist zwischen die beiden C-MOS-Inverterschaltung-Transistoren Tn* und Tn" des n-Kanal-Typs und die zugehörige Speisepotentialquelle (Masse) ein zusätzlicher Treibertransistor Tnt desselben Kanaltyps eingefügt, dessen Steuerelektrode mit einer das invertierte Ansteuer-20 Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung ÿj verbunden ist. Die Halte-Speicherzelle Hij gemäß FIG 3 arbeitet dann analog zur Halte-Speicherzelle gemäß FIG 2:In the holding memory cell Hij outlined in FIG. 3, an additional driver transistor Tnt of the same channel type, the control electrode of which is inserted between the two C-MOS inverter circuit transistors Tn * and Tn "of the n-channel type and the associated supply potential source (ground) is connected to a drive line ÿj carrying the inverted drive clock signal of the other drive direction mentioned The hold memory cell Hij according to FIG. 3 then operates analogously to the hold memory cell according to FIG.
Durch das während einer Ansteuerung (Schreibphase) der Halte-25 Speicherzelle Hij auf der Ansteuer-Taktleitung yj auftretende "0"-Signal von z.B. 0 V gesteuert gelangt der zusätzliche Treibertransistor Tnt in den Sperrzustand und schaltet damit für die Dauer der Schreibphase die Betriebsspannung der kreuzgekoppelten C-MOS-Inverterschältyngeji Tp', Tn'; Tp", .Itx",^ib,- so daß die . _ 30 kreuzgekoppelten C-MOS-Inverterschaltungen stromlos sind. Zugleich wird während der Ansteuerphase die Halte-Speicherzelle Hij durch das auf der Ansteuerleitung xi nichtinvertiert und auf der Ansteuerleitung 3ΓΓ invertiert auftretende Ansteuersignal in den diesem Ansteuersignal entsprechenden Schaltzustand gesetzt, 35 in welchem die so während der Schreibphase voreingestellte Halte-Speicherzelle Hij verbleibt, wenn danach mit Beendigung der Schreibphase auf der Ansteuerleitung yj wieder ein "1"-SignalDue to the "0" signal of, for example, the control clock line yj occurring during a control (write phase) of the holding memory cell Hij Controlled by 0 V, the additional driver transistor Tnt goes into the blocking state and thus switches the operating voltage of the cross-coupled C-MOS inverter switching signal Tp ', Tn' for the duration of the write phase; Tp ", .Itx", ^ ib, - so that the. _ 30 cross-coupled C-MOS inverter circuits are de-energized. At the same time, the hold memory cell Hij is set in the switching state corresponding to this drive signal during the drive phase by the drive signal which does not invert on the drive line xi and inverted on the drive line 3ΓΓ, 35 in which the hold memory cell Hij thus preset during the write phase remains, if thereafter at the end of the write phase on the control line yj again a "1" signal
: · * * " 87 P 17 ? 2 DE: · * * "87 P 17? 2 DE
- 8 - 1 (+5V) auftritt und der zusätzliche Treibertransistor Tnt wieder leitend wird.- 8 - 1 (+ 5V) occurs and the additional driver transistor Tnt becomes conductive again.
Wie aus FIG 4 ersichtlich ist,-ist es auch möglich, sowohl einen 5 zusätzlichen Lasttransistor als auch einen zusätzlichen Treibertransistor vorzusehen: Gemäß FIG 4' ist zwischen die beiden C-MOS-Inverterschaltung-Transistoren Tp1, Tp" des p-Kanal-Typs und die zugehörige Speisepotentialquelle Uqq ein zusätzlicher Lasttransistor Tpl desselben Kanaltyps eingefügt, dessen Steuerelektrode 10 mit einer das nichtinvertierte Ansteuer-Taktsignal führenden Ansteuerleitung yj verbunden ist, und es ist zwischen die beiden C-MOS-Inverterschaltung-Transistoren Tn', Tn" des n-Kanal-Typs und die zugehörige Speisepotentialquelle (Masse) ein zusätzlicher Treibertransistor Tnt ebenfalls des n-Kanal-Typs eingefügt, dessen 15 Steuerelektrode mit einer das invertierte Ansteuer-Taktsignal der betreffenden Ansteuerrichtung führenden Ansteuerleitung ÿj verbunden ist. Die Ansteuertransistoren Tnh1, Tnh" und der zusätzliche Lasttransistor Tpl sind vom entgegengesetzten Kanaltyp, d.h. die Ansteuertransistoren Tnh' und Tnh" sind n-Kanal-Transistoren.As can be seen from FIG. 4, it is also possible to provide both an additional load transistor and an additional driver transistor: According to FIG. 4 ', between the two C-MOS inverter circuit transistors Tp1, Tp "of the p-channel type and the associated supply potential source Uqq inserts an additional load transistor Tpl of the same channel type, the control electrode 10 of which is connected to a drive line yj carrying the non-inverted drive clock signal, and it is between the two C-MOS inverter circuit transistors Tn ', Tn "of the n- Channel type and the associated supply potential source (ground), an additional driver transistor Tnt also of the n-channel type is inserted, the 15 control electrode of which is connected to a control line ÿj carrying the inverted control clock signal of the relevant control direction. The drive transistors Tnh1, Tnh "and the additional load transistor Tpl are of the opposite channel type, i.e. the drive transistors Tnh 'and Tnh" are n-channel transistors.
20 Neben der Komplementärsignal-Ansteuerung der Halte-Speicherzelle Hij über die beiden Ansteuerleitungen xi, xT der einen Ansteuerrichtung findet gemäß FIG 4 über die beiden Ansteuerleitungen yj, yj also auch eine Komplementärsignal-Taktung der Halte-Speicherzelle mit dem nichtinvertierten und dem invertierten Ansteuer-?5 Taktsignal der anderen Ansteuerrichtung statt.20 In addition to the complementary signal control of the hold memory cell Hij via the two drive lines xi, xT of the one drive direction, there is also a complementary signal timing of the hold memory cell with the non-inverted and the inverted drive via the two drive lines yj, yj. ? 5 clock signal of the other control direction instead.
In diesem Zusammenhang sei bemerkt, daß das zu einer solchen Komplementär-Ansteuerung benötigte invertierte Ansteuersignal 7Γ bzw. yj, wie dies auch in FIG 2, FIG 3 und FIG 4 angedeutet ist, ^jeweils auf einer eigenem-Leitung durch die Koppeleinrichtung 30 geführt sein kann; alternativ dazu ist es aber auch möglich, das jeweilige invertierte Ansteuersignal (xT bzw. yj) durch Invertierung des jeweiligen nichtinvertierten Ansteuersignals (xi bzw. yj) individuell an jedem Koppelpunkt zu gewinnen, was hier jedoch nicht näher dargestellt werden muß, da dies zum Verständnis der 35 Erfindung nicht erforderlich ist.In this context, it should be noted that the inverted control signal 7Γ or yj required for such a complementary control, as is also indicated in FIG. 2, FIG. 3 and FIG. 4, is led through the coupling device 30 on a separate line can; as an alternative to this, it is also possible to obtain the respective inverted control signal (xT or yj) individually by inverting the respective non-inverted control signal (xi or yj) at each coupling point, which need not be described here, however, since this is for understanding the 35 invention is not required.
Während einer Ansteuerung (Schreibphase) der Halte-Speicherzelle Hij gelangt der zusätzliche Lasttransistor Tpl, durch das auf derDuring an actuation (write phase) of the holding memory cell Hij, the additional load transistor Tpl passes through the
• 87 P 1 7 7 2 DE• 87 P 1 7 7 2 DE
- 9 - 1 Ansteuer-Taktleitung yj auftretende "1"-Signal von z.B. +5V gesteuert, in den Sperrzustandund zugleich gelangt auch der zusätzliche Treibertransistor Tnt,'durch das während der Ansteuerung (Schreibphase) der Haltespeicherzelle Hij auf der Ansteuer-5 Taktléitung ÿj auftretende "0"-Signal von z.B. 0 V gesteuert, in den Sperrzustand. Damit wird für die Dauer der Schreibphase die Betriebsspannung der kreuzgekoppelten C-MOS-Inverterschaltungen Tp1, Tn1; Tp", Tn" beidseitig abgeschaltet, so daß die kreuzgekoppelten C-MOS-Inverterschaltungen stromlos sind. Zugleich wird 10 während der Ansteuerphase die Halte-Speicherzelle Hij durch das auf der Ansteuerleitung xi nichtinvertiert und auf der Ansteuerleitung xT invertiert auftretende Ansteuersignal in den diesem Ansteuersignal entsprechenden Schaltzustand gesetzt, in dem die so während der Schreibphase voreingestellte Halte-Speicherzelle 15 Hij verbleibt, wenn danach mit Beendigung der Schreibphase auf der Ansteuerleitung yj wieder ein "0"-Signal (0 V) und auf der Ansteuerleitung yj wieder ein "1"-Signal (+5V) auftritt und der zusätzliche Lasttransistor Tpl und der zusätzliche Treibertransistor Tnt wieder leitend werden.- 9 - 1 drive clock line yj occurring "1" signal from e.g. + 5V controlled, into the blocking state, and at the same time the additional driver transistor Tnt, 'by the "0" signal of e.g., occurring on the control 5 clock line ÿj during the control (write phase) of the latch memory cell Hij 0 V controlled, in the blocking state. For the duration of the write phase, the operating voltage of the cross-coupled C-MOS inverter circuits Tp1, Tn1; Tp ", Tn" switched off on both sides, so that the cross-coupled C-MOS inverter circuits are currentless. At the same time, during the control phase, the hold memory cell Hij is set to the switching state corresponding to this control signal by the drive signal which does not invert on the control line xi and inverted on the control line xT, in which the hold memory cell 15 Hij thus preset during the write phase remains if then, when the write phase ends, a "0" signal (0 V) appears again on the control line yj and a "1" signal (+ 5V) again occurs on the control line yj and the additional load transistor Tpl and the additional driver transistor Tnt become conductive again .
20 Die vollständige Abtrennung der beiden kreuzgekoppelten C-MOS-In-verterschaltungen Tp·, Tn1; Tp", Tn" von beiden Speisespannungsklemmen (UqD und Masse) läßt dabei eine besonders kurze und zugleich dennoch sichere Ansteuerphase (Schreibphase) der Halte-Speicherzelle Hij zu.20 The complete separation of the two cross-coupled C-MOS inverter circuits Tp ·, Tn1; Tp ", Tn" of both supply voltage terminals (UqD and ground) allows a particularly short and at the same time safe actuation phase (write phase) of the holding memory cell Hij.
2525th
Die Erfindung ist nicht auf in C-MOS-Technik realisierte Halte-Speicherzellen beschränkt; ebenso, wie gemäß FIG 2, FIG 3 und FIG 4 in einer in C-MOS-Technik realisierten Halte-Speicherzelle zwischen-j±ie beiden C-MOS-Inverterschaltungs-Transistoren des 30 einen Kanaltyps und die zugehörige Speisepotentialquelle ein zusätzlicher Lasttransistor ebenfalls des einen Kanaltyps und/ oder zwischen die beiden C-MOS-Inverterschaltungs-Transistoren des anderen Kanaltyps und die zugehörige Speisepotentialquelle ein zusätzlicher Treibertransistor ebenfalls des anderen Kanal-35 . typs eingefügt sein kann, kann vielmehr gemäß der Erfindung auch in einer in Einkanal-Technik realisierten Halte-Speicherzelle zwischen die beiden Lasttransistoren der beiden kreuzgekoppelten »The invention is not restricted to hold memory cells implemented in C-MOS technology; as well as according to FIG. 2, FIG. 3 and FIG. 4 in a hold memory cell realized in C-MOS technology between two j-ie two C-MOS inverter circuit transistors of the one channel type and the associated supply potential source and an additional load transistor one channel type and / or between the two C-MOS inverter circuit transistors of the other channel type and the associated supply potential source an additional driver transistor also of the other channel-35. typs can be inserted, can rather according to the invention also in a single-channel technology realized memory cell between the two load transistors of the two cross-coupled »
87P 1 7 7 20E87P 1 7 7 20E
-ΙΟΙ Inverterschaltungen und die zugehörige Speisepotentialquelle ein zusätzlicher Lasttransistor des gleichen Kanaltyps eingefügt sein, dessen Steuerelektrode mit einer das entsprechende Ansteuer-Takt-signal der genannten anderen Ansteuerrichtung führenden An-5 Steuerleitung verbunden ist, und/oder es kann zwischen die beiden Treibertransistoren und die zugehörige Speisepotentialquelle ein zusätzlicher Treibertransistor des gleichen Kanaltyps eingefügt sein, dessen Steuerelektrode ebenfalls mit einer das entsprechende Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führen-10 den Ansteuerleitung verbunden ist. Die Zeichnung FIG 5 zeigt hierzu ein Ausführungsbeispiel:-ΙΟΙ Inverter circuits and the associated supply potential source, an additional load transistor of the same channel type may be inserted, the control electrode of which is connected to an An-5 control line carrying the corresponding actuation clock signal of the other actuation direction mentioned, and / or there can be between the two driver transistors and the associated supply potential source, an additional driver transistor of the same channel type may be inserted, the control electrode of which is also connected to the control line with a control signal which carries the corresponding control clock signal of the other control direction mentioned. The drawing FIG 5 shows an embodiment:
Gemäß FIG 5 ist die in zwei Koordinaten ansteuerbare, koppelpunktindividuelle Halte-Speicherzelle Hij mit zwei kreuzgekoppelten 15 n-Kanal-Inverterschaltungen Tnd1, Tne'j Tnd", Tne" gebildet, deren eine (Tnd1, Tne1) eingangsseitig mit einer das nichtinvertierte Ansteuersignal der einen Ansteuerrichtung führenden Ansteuerleitung xi über einen ersten Ansteuertransistor Tnh' verbunden ist und deren andere (Tnd", Tne”) eingangsseitig mit einer das inver-20 tierte Ansteuersignal derselben Ansteuerrichtung führenden Ansteuerleitung xT über einen zweiten Ansteuertransistor Tnh* verbunden ist, wobei die beiden Ansteuertransistoren ihrerseits an ihrer Steuerelektrode mit dem Ansteuer-Taktsignal der anderen Ansteuerrichtung beaufschlagt sind.According to FIG. 5, the crosspoint-specific hold memory cell Hij, which can be controlled in two coordinates, is formed with two cross-coupled 15 n-channel inverter circuits Tnd1, Tne'j Tnd ", Tne", one (Tnd1, Tne1) of the input side of which is the non-inverted control signal a drive line xi carrying the drive direction is connected via a first drive transistor Tnh 'and the other (Tnd ", Tne") is connected on the input side to a drive line xT carrying the inverted drive signal of the same drive direction via a second drive transistor Tnh *, the two drive transistors in turn, the control clock signal of the other control direction is applied to their control electrode.
2525th
In der in FIG 5 skizzierten Halte-Speicherzelle Hij. ist zwischen die beiden n-Kanal-(Enhancement-)Transistoren Tne1, Tne” und die zugehörige Speisepotentialquelle (Masse) ein zusätzlicher Trei-- bertransistor Tnt desselben Kanaltyps eingefügt., dessen Steuer- - 30 elektrode mit einer das invertierte Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung ÿj verbunden ist. Die Halte-Speicherzelle Hij gemäß FIG 5 arbeitet dann analog zur Halte-Speicherzelle gemäß FIG 3: 35 Durch das während einer Ansteuerung (Schreibphase) der Halte-Speicherzelle Hij auf der Ansteuer-Taktleitung yj auftretende "0"-Signal von z.B. 0 V gesteuert gelangt der zusätzlicheIn the holding memory cell Hij outlined in FIG. an additional driver transistor Tnt of the same channel type is inserted between the two n-channel (enhancement) transistors Tne1, Tne ”and the associated supply potential source (ground), the control electrode of which - with an inverted drive clock signal other control direction leading control line ÿj is connected. The hold memory cell Hij in accordance with FIG. 5 then works analogously to the hold memory cell in accordance with FIG. 3: 35 by the "0" signal of e.g., occurring on the drive clock line yj during an actuation (write phase) of the hold memory cell Hij. 0 V controlled the additional
' 87 P 1 7 7 2 DE'87 P 1 7 7 2 DE
- π -- π -
Treibertransistor Tnt in den Sperrzustand und schaltet damit für die Dauer der Schreibphase die Betriebsspannung der kreuzgekoppelten n-Kanal-Inverterschaltungen Tnd1, Tne'j Tnd", Tne" ab, so daß 5 die kreuzgekoppelten n-Kanal-Inverterschaltungen stromlos sind. Zugleich wird wahrend der Ansteuerphase die Halte-Speicherzelle Hij durch das auf der Ansteuerleitung xi nichtinvertiert und auf der Ansteuerleitung xT invertiert auftretende Ansteuersignal in den diesem Ansteuersignal entsprechenden Schaltzustand ge-10 setzt, in welchem die so während der Schreibphase voreingestellte Halte-Speicherzelle Hij verbleibt, wenn danach mit Beendigung der Schreibphase auf der Ansteuerleitung yj statt eines die Ansteuertransistoren Tnh‘, Tnh" in den Leitzustand steuernden "1"-Signals (+5V) wieder ein die Ansteuertransistoren sperrendes 15 "0"-Signal (0 V) auftritt und umgekehrt auf der Ansteuerleitung ÿj wieder ein Ml”-Signal, so daß der zusätzliche Treibertransistor Tnt wieder leitend wird.Driver transistor Tnt in the blocking state and thus switches off the operating voltage of the cross-coupled n-channel inverter circuits Tnd1, Tne'j Tnd ", Tne" for the duration of the write phase, so that 5 the cross-coupled n-channel inverter circuits are de-energized. At the same time, during the drive phase, the hold memory cell Hij is set by the drive signal non-inverted on the drive line xi and inverted on the drive line xT to the switching state corresponding to this drive signal, in which the hold memory cell Hij thus preset during the write phase remains. if afterwards the end of the write phase on the control line yj instead of a "1" signal (+ 5V) controlling the control transistors Tnh ', Tnh "in the leading state, a 15" 0 "signal (0 V) blocking the control transistors occurs and vice versa an Ml ”signal on the control line ÿj again, so that the additional driver transistor Tnt becomes conductive again.
Alternativ oder auch zusätzlich kann auch zwischen die beiden 20 n-Kanal-(Depletion-)Lasttransistoren Tnd1, Tnd" und die zugehörige Speisepotentialquelle UpD ein zusätzlicher Lasttransistor desselben Kanaltyps eingefügt sein, dessen Steuerelektrode ebenfalls mit der das invertierte Ansteuer-Taktsignal führenden Ansteuerleitung yj verbunden ist, ohne daß dies indessen noch 25 zeichnerisch dargestellt werden müßte.Alternatively or additionally, an additional load transistor of the same channel type can also be inserted between the two 20 n-channel (depletion) load transistors Tnd1, Tnd "and the associated supply potential source UpD, the control electrode of which is also connected to the control line yj carrying the inverted control clock signal is, without this 25 would have to be shown in the drawing.
4 Patentansprüche4 claims
5 FIG5 FIG
30 3530 35
Claims (4)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3734822 | 1987-10-14 | ||
| DE19873734822 DE3734822A1 (en) | 1987-10-14 | 1987-10-14 | Wide-band signal switching device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| LU87146A1 true LU87146A1 (en) | 1988-08-23 |
Family
ID=6338341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| LU87146A LU87146A1 (en) | 1987-10-14 | 1988-02-29 | BROADBAND SIGNAL DEVICE |
Country Status (2)
| Country | Link |
|---|---|
| DE (1) | DE3734822A1 (en) |
| LU (1) | LU87146A1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4220421A1 (en) * | 1992-06-22 | 1993-12-23 | Forschungsgesellschaft Fuer In | Superconductive switch matrix for digital transmission network nodes - combines switches and memories having steep-sided characteristics with comparatively slow circuit elements and delay lines |
| DE102004055939B4 (en) * | 2004-11-19 | 2007-05-03 | Siemens Ag | switching matrix |
-
1987
- 1987-10-14 DE DE19873734822 patent/DE3734822A1/en not_active Withdrawn
-
1988
- 1988-02-29 LU LU87146A patent/LU87146A1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| DE3734822A1 (en) | 1989-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0262479B1 (en) | Switching device for broad-band signals | |
| DE2544974B2 (en) | Circuit for realizing logical functions | |
| EP0264046B1 (en) | Switching device for broad-band signals | |
| EP0345623B1 (en) | Switching device for broad-band signals | |
| LU86456A1 (en) | BROADBAND SIGNAL COUPLING DEVICE | |
| EP0238834A1 (en) | Space-coupling device for broad band signals | |
| EP0249836B1 (en) | Switching device for broad-band signals | |
| EP0311956B1 (en) | Coupling device for broadband signals | |
| LU86455A1 (en) | BROADBAND SIGNAL COUPLING DEVICE | |
| LU87146A1 (en) | BROADBAND SIGNAL DEVICE | |
| EP0249837B1 (en) | Switching device for broad-band signals | |
| EP0219848B1 (en) | Space switching device for broad-band signals | |
| EP0451312B1 (en) | Switching device for broad-band signals | |
| EP0354252B1 (en) | Coupling device for broad-band signals | |
| EP0217203B1 (en) | Space-coupling device for broadband signals | |
| DE3604607A1 (en) | Broadband signal space division switching device | |
| EP0389663B1 (en) | Switching device for broad-band signals | |
| EP0354254B1 (en) | Coupling device for broad-band signals | |
| EP0417336B1 (en) | Switching device for broad-band signals | |
| EP0354253B1 (en) | Coupling device for broad-band signals | |
| EP0388856B1 (en) | Coupling device for broad-band signals | |
| EP0408797B1 (en) | Coupling device for broadband signals | |
| DE2348453C3 (en) | Coupling matrix with for itself bistable coupling points |