KR980012552A - Semiconductor memory device - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로, 본 발명의 목적은 메모리 쎌의 면적의 증가없이 커패시터성분을 증가시킬 수 있는 반도체 메모리 장치를 제공함에 있다. 이러한 목적을 달성하기 위해, 제1,제2 전송트랜지스터와 제1,2 구동트랜지스터 및 제1,2 부하소자가 상호 연결되어 하나의 메모리 쎌을 형성하는 반도체 메모리 장치는 상기 제1구동트랜지스터의 게이트전극의 수평방향으로 양측에 절연막을 개재하여 형성된 제1측벽스페이서의 일부분과 상기 제1구동트랜지스터의 소오스영역이 전기적으로 연결되고, 상기 제2구동트랜지스터의 게이트전극의 수평방향으로 양측에 절연막을 개재하여 형성된 제2측벽스페이서의 일부분과 상기 제2구동트랜지스터의 소오스영역이 전기적으로 연결되는 것을 특징으로 한다.The present invention relates to a semiconductor memory device, and an object of the present invention is to provide a semiconductor memory device capable of increasing a capacitor component without increasing the area of a memory cell. In order to achieve the above object, a semiconductor memory device in which first and second transfer transistors, first and second driving transistors, and first and second load devices are mutually connected to form a memory cell, A part of the first sidewall spacer formed on both sides of the electrode in the horizontal direction is electrically connected to the source region of the first driving transistor and the insulating film is provided on both sides in the horizontal direction of the gate electrode of the second driving transistor And a source region of the second driving transistor is electrically connected to a portion of the second sidewall spacer formed by the second sidewall spacer.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 트랜지스터들로 구성된 메모리 쎌의 저장노드에 형성되는 소프트 에러율을 개선한 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having improved soft error rate formed in a storage node of a memory cell composed of transistors.
종래 기술에 따르면, LDO(Light Doped Drain)구조의 모오스 트랜지스터를 형성하기 위해서는 게이트 전극에 산화막 또는 질화막 또는 다결정실리콘막을 적층하고, 이방성식각에 의해 측벽스페이서를 형성하고 소오스, 드레인영역을 위한 불순물을 이온 주입하였으며, 이때 측벽스페이서는 이온주입 방지막으로만 사용되었다. 이에 본 발명에서는 다결정 실리콘막을 측벽스페이서로 사용하는 경우에 이 측벽스페이서와 게이트전극을 산화막으로 분리하고 측벽 스페이서와 게이트 전극을 각각 커패시터의 전극으로, 산화막을 절연체로 하여 커패시터를 형성하여 SRAM 쎌과 같이 데이타를 저장하는 모오스 트랜지스터를 제조하였다.According to the prior art, in order to form a MOS transistor having a light doped drain (LDO) structure, an oxide film, a nitride film, or a polysilicon film is laminated on a gate electrode, a sidewall spacer is formed by anisotropic etching, The sidewall spacers were used only as an ion implantation barrier. Accordingly, in the present invention, when a polysilicon film is used as a sidewall spacer, the sidewall spacer and the gate electrode are separated into an oxide film, a capacitor is formed by using the sidewall spacer and the gate electrode as electrodes of the capacitor and the oxide film as an insulator, A morse transistor for storing data was manufactured.
일반적으로, SRAM(Static RAM) 쎌 MCI은 도 1에 도시된 바와 같이 고저항 부하 소자인 Rl, R2와 엔채널형의 구동 모오스 트랜지스터 Q3,Q4와, 그리고 엔채널형의 전송 모오스 트랜지스터 Q1,Q2를 포함한다. 상기 고저항 부하소자 Rl, 그리고 R2의 일단은 전원전압이 인가되고 타단은 상기 트랜지스터 Q3,Q4의 드레인 단자와 연결된다. 그리고, 상기 트랜지스터 Q3,Q4 소오스 단자는 접지전압과 연결된다. 상기 트랜지스터 73의 게이트 단자는 상기 고저항성 소자 R2와 상기 트랜지스터 Q4의 접합점인 노드 N2에 공통 연결된다. 상기 트랜지스터 Q4의 게이트 단자는 상기 고저항성 소자 Rl과 상기 트랜지스터 Q3의 접합점인 노트 Nl에 공롱 연결된다. 모오스 트랜지스터 Q1의 전류패스는 비트라인 BL과 상기 노트 N1사이에 연결되며, 게이트는 워드라인 WL에 연결된다. 상기 트랜지스터 Q2의 전류패스는 비트라인 @BL와 상기 노드 N2의 사이에 연결되며, 게이트는 워드라인 WL에 연결된다. 상기 노드 Nl 그리고 N2는 상보적인 데이타를 가지며 상기 트랜지스터 Q1, 그리고 Q2가 턴-온 되었을때는 상기 상보적 데이타가 상기 비트라인 @BL, 그리고 @BL에 전달 되어진다. 이와같은 메모리 쎌을 4-트랜지스터 형의 스태틱 메모리 셀이라 칭한다.As shown in Fig. 1, the SRAM (Static RAM) cell MCI generally includes high resistance load elements Rl and R2, an n channel type driving mos transistor Q3 and Q4, and an n channel type transmission mos transistor Q1 and Q2 . One end of the high-resistance load element R1 and the other end of the resistor R2 are connected to the drain terminal of the transistors Q3 and Q4. The source terminals of the transistors Q3 and Q4 are connected to a ground voltage. The gate terminal of the transistor 73 is commonly connected to the node N2 which is the junction point of the high-resistance element R2 and the transistor Q4. The gate terminal of the transistor Q4 is connected to the node Nl, which is a junction point of the high-resistance element R1 and the transistor Q3. The current path of the MOSFET Q1 is connected between the bit line BL and the node N1, and the gate is connected to the word line WL. The current path of the transistor Q2 is connected between the bit line @BL and the node N2, and the gate is connected to the word line WL. The nodes N1 and N2 have complementary data, and when the transistors Q1 and Q2 are turned on, the complementary data is transferred to the bit lines BL and BL. Such a memory cell is referred to as a 4-transistor type static memory cell.
한편, 저장노드로서 동작하는 노드 Nl, N2에 데이타가 저장되는 것은 상기 전송트랜지스터 Q1의 소오스와 실리콘 기판과의 PN접합에 의한 커패시터성분, 상기 구동 트랜지스터 Q3의 드레인영역과 실리콘 기판과의 PN접합에 의한 커패시터성분 및 상기 구동 트랜지스터 Q4의 게이트전극과 실리콘 기판에 의한 옥사이드(OXIDE) 커패시터 성분에 전자를 충전시키므로서 충전된 전자의 양이 많고 적음에 따라 결정된다.On the other hand, the reason why data is stored in the nodes N1 and N2 that operate as the storage node is that the capacitor component due to the PN junction between the source of the transfer transistor Q1 and the silicon substrate, the capacitor component due to the PN junction between the drain region of the drive transistor Q3 and the silicon substrate And the amount of electrons charged by charging the gate electrode of the driving transistor Q4 and the oxide (OXIDE) capacitor component by the silicon substrate are determined according to the amount of electrons charged.
즉, 외부회로를 이용하여 상기 메모리 셀 MCI의 한쪽 노드 Nl(또는 N2)에는 높은 전압이 다른 한쪽 노드 N2(또는 N1)는 상대적으로 낮은 전압이 되게 함으로서 데이타를 저장하게 된다. 상기 전압차는 음의 전하를 띤 전자가 각 노드 Nl,N2를 구성하는 커패시터 성분에 충전됨으로서 충전된 전자의 양이 많고 적음에 따라 각 각 결정되며, 충전된 전자의 양이 적으면 전압이 높아져 하이 데이타가 되고, 충전된 전자의 양이 많으면 로우데이타가 된다.That is, a high voltage is applied to one node N1 (or N2) of the memory cell MCI by using an external circuit, and a relatively low voltage is applied to the other node N2 (or N1) to store data. The voltage difference is determined by the amount of charged electrons as the amount of charged electrons is small as the electrons charged with negative charges are charged in the capacitor component constituting each of the nodes N1 and N2. When the amount of charged electrons is small, If the amount of charged electrons is large, the data becomes low data.
그러나, 소자의 크기가 감소할수록 게이트 전극과 실리콘 기판에 의한 커패시터 및 모오스 트랜지스터의 소오스, 드레인이 실리콘 기판과 이루는 PN접합에 의한 커패시터를 형성하는 면적이 감소하여 커패시터의 용량이 감소하게 되고 축적할 수 있는 전하의 양이 줄어들게 된다.However, as the size of the device decreases, the area of the capacitors formed by the gate electrode and the silicon substrate and the capacitors formed by the PN junction formed between the source and drain of the MOSFET and the silicon substrate decreases, and the capacity of the capacitor decreases. The amount of charge is reduced.
따라서, 데이타를 유지하기 어려워지며, 외부전원전압이 5V에서 3.3V로 낮아짐에 따라 더욱 심각해지고 있다.As a result, the data becomes more difficult to maintain, and the external supply voltage becomes lower from 5 V to 3.3 V, which is becoming more serious.
또한, 외부에서 발생한 방사선, 주로 패키지(Package)를 이루고 있는 컴파운드(Compond)에서 발생한 α-입자가 실리콘 기판 내부로 주사되면서 실리콘 기판에 음전하인 전자와 양의 전하인 정공(Hole)을 순간적으로 생성시킨다. 순간적으로 생성된 전자와 정공은 일부가 자연히 소멸되기도 하지만 전자가 적게 축적되어 있는 메모리 쎌 MCI의 상기 노드 Nl에 일부 α-입자에 의해 생성된 전자가 이끌리게 됨으로서 순간적으로 축적된 전자의 양이 많아져 상기 노드 N1에 유입되는 전압이 낮아지며, 래치구조로 연결된 낮은 전압레벨의 다른 노드 N2에 유입되는 전압이 래치구조에 의해 자연히 높은 전압레벨로 상승하게 되어 원래 저장되어 있던 낯은 전압레벨을 잊어버리게 되는 소프트 에러(Soft Error)가 발생한다.In addition, the radiation generated from the outside, mainly the α-particles generated in the compound forming the package, is scanned into the silicon substrate, and electrons which are negatively charged to the silicon substrate and holes which are positive charges are instantaneously generated . Partially generated electrons and holes are instantaneously eliminated, but electrons generated by some of the? -Particles are attracted to the node Nl of the memory cell MCI where electrons are less accumulated, so that the amount of electrons accumulated momentarily increases The voltage applied to the node N1 is lowered and the voltage applied to the other node N2 of the low voltage level connected by the latch structure naturally rises to a high voltage level due to the latch structure and the original stored voltage level is forgotten A soft error occurs.
따라서, 상기 소프트 에러 현상이 발생하는 빈도가 늘어 날수록 기억소자로서의 특성은 저하된다.Therefore, as the frequency of occurrence of the soft error phenomenon increases, the characteristics of the memory element deteriorate.
도 2∼도 5는 종래기술의 일 실시예에 따라 SRAM의 메모리 쎌을 형성하는 트랜지스터들중 한 모오스 트랜지스터를 제조하기 위한 공정 순서도이다.FIGS. 2-5 are process flow diagrams for fabricating one of the transistors forming the memory cell of the SRAM, according to one embodiment of the prior art.
도 2∼제4도는 실리콘 기판(1)상에 통상적인 방법으로 형성된 필드산화막 (2)과 게이트절연막(3)과 게이트전극(4)과 저농도의 드레인 및 소오스영역(5,6)을 형성한후 산화막(7)을 적층(Deposition)하고 이방성 식각으로 측벽스페이서(8)를 형성하고 고농도 불순물을 이온주입하여 소오스, 드레인(9,10)을 형성하는 공정을 나타낸 것이며, 도 5는 금속배선(12)을 위해 절연층(11)을 적층하고 접촉창을 형성한 후에 상기 금속배선(12)을 한 단면도이다.FIGS. 2 to 4 illustrate a method of forming a field oxide film 2, a gate insulating film 3, a gate electrode 4, and drain and source regions 5 and 6 of a low concentration on a silicon substrate 1 by a conventional method Drain electrodes 9 and 10 are formed by depositing a post oxide film 7, forming side wall spacers 8 by anisotropic etching, and ion-implanting high-concentration impurities. FIG. 5 is a cross- 12 is a cross-sectional view of the metal wiring 12 after the insulating layer 11 is laminated and a contact window is formed.
따라서, 상기 구조의 측벽스페이서(8)는 이온주입 방지막의 역할만을 수행할 뿐이다. 또한, 이러한 구조는 전원전압의 감소와 집적도의 증가로 게이트전극과 소오스, 드레인영역이 감소함에 따라 커패시터성분이 줄어들었다.Thus, the sidewall spacers 8 of the structure only serve as an ion implantation barrier. In this structure, the capacitor component is reduced as the gate electrode and the source and drain regions are reduced due to the reduction of the power supply voltage and the increase of the integration degree.
따라서, 본 발명의 목적은 메모리 쎌의 면적의 증가없이 커패시터성분을 증가시킬 수 있는 반도체 메모리 장치를 제공함에 있다.It is therefore an object of the present invention to provide a semiconductor memory device capable of increasing a capacitor component without increasing the area of a memory cell.
본 발명의 다른 목적은 메모리 쎌의 커패시터를 형성하는 소프트 에러율을 감소시킬 수 있는 반도체 메모리 장치를 제공함에 있다.It is another object of the present invention to provide a semiconductor memory device capable of reducing a soft error rate which forms a capacitor of a memory cell.
제1도는 일반적인 스태틱램의 메모리 쎌을 나타낸 등가회로도.FIG. 1 is an equivalent circuit diagram showing a memory cell of a general static RAM; FIG.
제2도∼5도는 종래의 기술에 따른 메모리 쎌을 형성하는 트랜지스터들중 한 트랜지스터의 공정 순서도.Figures 2 through 5 show a process flow diagram of one of the transistors forming a memory cell according to the prior art.
제6도∼10도는 본 발명의 실시예에 따른 메모리 쎌을 형성하는 트랜지스터 들중 한 트랜지스터의 공정 제서도.FIGS. 6-10 illustrate process steps of one of the transistors forming a memory cell in accordance with an embodiment of the present invention. FIG.
제11도는 본 발명의 일실시예에 따른 스태틱램의 메모리 쎌을 나타낸 등가회로도.FIG. 11 is an equivalent circuit diagram showing a memory cell of a static RAM according to an embodiment of the present invention; FIG.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의히여야 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. It is to be noted that like elements and parts in the drawings denote the same reference numerals whenever possible.
일반적인 LDD구조의 모오스 트랜지스터는 게이트 전극의 측벽스페이서로 산화막 또는 질화막을 이용하고 있으며, 최근에는 게이트전극과 동일한 다결정 실리콘막을 사용하고 있다.In a typical LDD structure, a MOS transistor uses an oxide film or a nitride film as a sidewall spacer of a gate electrode. In recent years, the same polycrystalline silicon film as the gate electrode is used.
본 발명은 다결정 실리콘막을 측벽스페이서로 사용하는 경우에 이 측벽스페이서와 게이트전극을 산화막으로 분리하고 측벽스페이서와 게이트전극을 각각 커패시터의 전극으로 하고, 산화막을 절연체로 하여 측벽스페이서를 접지전압에 접속함으로서 게이트 전극의 커패시터성분을 증가시키고자 한다. 물론 접지전압 또는 전원전압 전극에 연결되지 않은 측벽스페이서는 커패시터를 구성하지 못하기 때문에 커패시터로서의 역할을 하지 못한다.In the present invention, when the polysilicon film is used as a sidewall spacer, the sidewall spacer and the gate electrode are separated into an oxide film, the sidewall spacer and the gate electrode are respectively used as electrodes of the capacitor, and the sidewall spacer is connected to the ground voltage It is desired to increase the capacitor component of the gate electrode. Of course, the sidewall spacers that are not connected to ground voltage or supply voltage electrodes do not act as capacitors because they do not form capacitors.
이하 첨부된 도면을 이용하여 구체적인 제조 방법을 설명하고자 한다.Hereinafter, a specific manufacturing method will be described with reference to the accompanying drawings.
도 6을 참조하면, 실리콘기판(21)에 통상의 방법으로 필드산화막(22)과 게이트절연막(23), 게이트전극(24)이 형성된 단계를 도시한 단면도이다.6 is a cross-sectional view illustrating a step in which a field oxide film 22, a gate insulating film 23, and a gate electrode 24 are formed on a silicon substrate 21 by a conventional method.
구체적으로 반도체 기판(21)의 비활성 영역에 소자분리를 위한 필드산화막 (22)을 형성하는 제1공정과, 결과물 전면에 얇은 게이트산화막(23)을 형성하는 제2공정과, 상기 게이트 산화막(23)상에 다결정 실리콘(24)을 침적한 후 통상의 사진 식각공정으로 패터닝(Patterning)하여 게이트전극(24)을 형성하는 제3공정과, 불순물을 이온주입하여 저농도의 소오스 및 드레인 영역(25,26)을 형성하는 제4공정으로 진행된다.Specifically, a first step of forming a field oxide film 22 for element isolation in an inactive region of the semiconductor substrate 21, a second step of forming a thin gate oxide film 23 on the entire surface of the resultant film, A third step of forming the gate electrode 24 by patterning the polycrystalline silicon layer 24 on the substrate 20 by a conventional photolithography process and implanting impurities into the low concentration source and drain regions 25, 26 are formed.
도 7은 상기 제4공정이 완료된후 산화막927)과 다결정실리콘막(28)을 순차적으로 적층한 제5공정을 도시하고 있다.7 shows a fifth step in which the oxide film 927 and the polysilicon film 28 are sequentially stacked after the fourth step is completed.
도 8은 제5공정이 완료된후 이방성 식각에 의하여 산화막(27)을 식각 방지층으로 하여 다결정실리콘막(28)을 식라하여 측벽스페이서(29)를 형성하고, 측벽스페이서(29)를 이용하여 고농도의 불순물을 이온주입함으로서 모오스 트랜지스터의 LDD구조의 소오스, 드래인영역(30,31)을 형성한 단면도이다.8, after the fifth step is completed, the oxide film 27 is formed as an etch stop layer by anisotropic etching to form the sidewall spacers 29 by sintering the polysilicon film 28, and the sidewall spacers 29 are used to form a high concentration Drain regions 30 and 31 of an LDD structure of a MOS transistor by ion implantation of impurities.
도 9는 절연층(32)를 적층하고 접촉창을 통하여 금속배선(33)을 형성한 단면도이다.9 is a cross-sectional view of a metal wiring 33 formed by laminating an insulating layer 32 and a contact window.
도 10은 도 8에 대한 평면도(Top-View)로서, 상기 게이트전극(24)과 다결정실리콘 측벽스페이서(29)간의 커패시터는 소프트 에러율을 개선할 수 있는 전하를 충분히 저장할 수 있게 된다.FIG. 10 is a top view of FIG. 8, in which a capacitor between the gate electrode 24 and the polysilicon sidewall spacer 29 can sufficiently store charge capable of improving the soft error rate.
도 11은 본 발명의 실시예에 따라 SRAM의 메모리 셀의 실시예로서 데이타 의 저장노드인 노드 Nl, N2의 커패시터성분을 증가하기 위하여 상기 구동트랜지스터 Q3,Q4를 본 발명에 따른 모오스 트랜지스터와 같은 구조로 함으로서 커패시터 Cl,C2가 추가된 것을 보여주는 회로도이다FIG. 11 is a circuit diagram of a memory cell of an SRAM according to an embodiment of the present invention. In order to increase capacitors of nodes Nl and N2, which are storage nodes of data, the driving transistors Q3 and Q4 have the same structure Lt; RTI ID = 0.0 > Cl < / RTI > and C2 are added
상기한 바와 같이 본 발명에 따르면, 소프트 에러율을 개선할 수 있는 효과가 있다.As described above, according to the present invention, soft error rate can be improved.
Claims (5)
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|---|---|---|---|
| KR1019960028590A KR980012552A (en) | 1996-07-15 | 1996-07-15 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960028590A KR980012552A (en) | 1996-07-15 | 1996-07-15 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR980012552A true KR980012552A (en) | 1998-04-30 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960028590A KR980012552A (en) | 1996-07-15 | 1996-07-15 | Semiconductor memory device |
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1996
- 1996-07-15 KR KR1019960028590A patent/KR980012552A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |