KR980005057A - How to Place Spare Cells and Global Data Bus Sense Amplifiers in Memory Devices - Google Patents

How to Place Spare Cells and Global Data Bus Sense Amplifiers in Memory Devices Download PDF

Info

Publication number
KR980005057A
KR980005057A KR1019960025817A KR19960025817A KR980005057A KR 980005057 A KR980005057 A KR 980005057A KR 1019960025817 A KR1019960025817 A KR 1019960025817A KR 19960025817 A KR19960025817 A KR 19960025817A KR 980005057 A KR980005057 A KR 980005057A
Authority
KR
South Korea
Prior art keywords
data bus
spare
gdb
cell
sgdb
Prior art date
Application number
KR1019960025817A
Other languages
Korean (ko)
Other versions
KR100400328B1 (en
Inventor
황용
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019960025817A priority Critical patent/KR100400328B1/en
Publication of KR980005057A publication Critical patent/KR980005057A/en
Application granted granted Critical
Publication of KR100400328B1 publication Critical patent/KR100400328B1/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Abstract

본 발명은 메모리 소자에서 스페어 셀과 센스엠프의 배치 방법에 관한 것으로, 스페어 셀과 스페어 글로벌 데이타 버스 센스엠프로 인해 칩 사이즈가 커지는 문제점을 감안하여, 양측으로 분리된 스페어 셀과 스페어 글로벌 데이타 버스 센스엠프를 일측으로 배치시켜 스페어 셀 및 센스앰프가 차지하는 메모리 면적을 축소시키고, 로칼 데이타 버스의 분리로 인해 각각 설치되었던 각각의 센스앰프(GDB-SA, SGDB-SA)의 동작을 독립적으로 동작하도록 센스 앰프 동작 제어부를 설치하여 설치되는 센스앰프의 수를 최대한 감소시키므로써, 전체적인 칩 사이즈를 축소시키는 잇점이 있다.The present invention relates to a method of arranging a spare cell and a sense amplifier in a memory device, and in consideration of a problem that a chip size becomes large due to a spare cell and a spare global data bus sense amplifier, a spare cell and a spare global data bus sense (GDB-SA, SGDB-SA) which are respectively installed due to the separation of the local data bus can be operated independently by arranging the amplifiers in one side to reduce the memory area occupied by the spare cells and sense amplifiers. There is an advantage in that the overall chip size can be reduced by minimizing the number of sense amplifiers installed by installing the amplifier operation control unit.

Description

메모리 소자에서 스페어 셀과 글로벌 데이타 버스 센스앰프의 배치방법How to Place Spare Cells and Global Data Bus Sense Amplifiers in Memory Devices

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.

제6도는 본 발명에 의한 메모리 소자에서 스페어 셀 및 SGDB-SA의 배치 구성도.6 is a layout diagram of a spare cell and an SGDB-SA in a memory device according to the present invention.

제7도 (a), (b)는 본 발명에 의한 GDB-SA 동작 제어부를 나타내는 회로도.7 (a) and 7 (b) are circuit diagrams showing a GDB-SA operation control unit according to the present invention;

제7c도는 본 발명에 의한 SGDB-SA 동작 제어부를 나타내는 회로도.7C is a circuit diagram showing an SGDB-SA operation control unit according to the present invention.

Claims (4)

일정용량의 블럭으로 구분된 셀 블럭과, 분리된 로컬 데이타 버스에 따라 상기 셀 블럭의 양측으로 분리된 일정 갯수의 스페어 셀 및 글로벌 데이타 버스 센스앰프(GDB-SA)를 배치하는 메모리 소자에서 스페어 셀과 글로벌 데이타 버스 센스앰프의 배치 방법에 있어서, 메모리 소자의 칩 사이즈로 축소시키기 위해, 상기 스페어 셀 배치 방법은 상기 구분된 셀 블럭의 어느 일측에만 스페어 셀을 배치하는 단계와; 상기 GDB-SA와 연결된 GDB-SA 동작 제어수단을 통해 리페어 완료후 상기 스페어 셀과 연결되는 GDB-SA만을 선택적으로 액티브 시키는 단계를 포함하여, 칩 사이즈를 축소시키는 것을 특징으로 하는 메모리 소자에서 스페어 셀과 글로벌 데이타 버스 센스앰프의 배치 방법.In a memory device in which a certain number of spare cells and a global data bus sense amplifier (GDB-SA) are arranged on both sides of the cell block in accordance with a separated local data bus, And arranging the spare cell in one of the divided cell blocks in order to reduce the size of the memory cell to a chip size of the memory device, And selectively activating only the GDB-SA connected to the spare cell after completion of the repair through the GDB-SA operation control means connected to the GDB-SA, thereby reducing the chip size. And global data bus sense amplifiers. 제1항에 있어서, 상기 GDB-SA 동작 제어부는 복수개의 논리 게이트로 구성되고, 일정 갯수의 GDB-SA에 각각 대응하며, GDB-SA 선택신호와, 컬럼 어드레스 신호와, 노말 컬럼 라인 디스에이블 신호를 각각 조합하여 GDB-SA 인에이블 신호를 출력하는 것을 특징으로 하는 메모리 소자에서 스페어 셀과 글로벌 데이타 버스 센스앰프의 배치 방법.The method of claim 1, wherein the GDB-SA operation control unit comprises a plurality of logic gates, each corresponding to a predetermined number of GDB-SAs, and each of the GDB-SA selection signal, the column address signal, And outputting a GDB-SA enable signal, wherein the GDB-SA enable signal is outputted from the GDB-SA enable signal. 일정용량의 블럭으로 구분된 셀 블럭과, 분리된 로컬 데이타 버스에 따라 상기 셀 블럭의 양측으로 분리된 일정 갯수의 스페어 셀 및 스페어 글로벌 데이타 버스 센스앰프(SGDB-SA)를 배치하는 메모리 소자에서 스페어 셀과 스페어 글로벌 데이타 버스 센스앰프의 배치 방법에 있어서, 상기 스페어 글로벌 데이타 버스 센스앰프 배치 방법은 상기 구분된 셀 블럭의 어느 일측에만 스페어 데이타 버스 센스앰프(SGDB-SA)를 배치하는 단계와; 상기 SGDB-SA와 연결된 SGDB-SA 동작 제어수단을 통해 리페어 완료후 상기 스페어 셀과 연결되는 SGDB-SA만을 선택적으로 액티브 시키는 단계를 포함하여, 칩 사이즈를 축소시키는 것을 특징으로 하는 메모리 소자에서 스페어 셀과 글로벌 데이타 버스 센스앰프의 배치 방법.A memory cell in which a certain number of spare cells and a spare global data bus sense amplifier (SGDB-SA) are arranged on both sides of the cell block according to a separate local data bus, A method of arranging a spare global data bus sense amplifier in a cell and a spare global data bus sense amplifier, comprising the steps of: arranging a spare data bus sense amplifier (SGDB-SA) in either one of the divided cell blocks; And selectively activating only an SGDB-SA connected to the spare cell after completion of repair through SGDB-SA operation control means connected to the SGDB-SA, thereby reducing the chip size. And global data bus sense amplifiers. 제2항에 있어서, 상기 SGDB-SA 동작 제어부는 복수개의 논리 게이트로 구성되고, 일정 갯수의 SGDB-SA에 각각 대응하며, SGDB-SA 선택 신호와, 노말 컬럼 라인 디스에이블 신호를 각각 조합하여 SGDB-SA 인에이블 신호를 출력하는 것을 특징으로 하는 메모리 소자에서 스페어 셀과 글로벌 데이타 버스 센스앰프의 배치 방법.3. The method of claim 2, wherein the SGDB-SA operation control unit comprises a plurality of logic gates, each corresponding to a predetermined number of SGDB-SAs, and each of the SGDB-SA selection signals and the normal column line disable signals, And outputs the enable signal to the spare cell and the global data bus sense amplifier in the memory device. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.
KR1019960025817A 1996-06-29 1996-06-29 Memory device having spare cell and global data sense amplifier KR100400328B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960025817A KR100400328B1 (en) 1996-06-29 1996-06-29 Memory device having spare cell and global data sense amplifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960025817A KR100400328B1 (en) 1996-06-29 1996-06-29 Memory device having spare cell and global data sense amplifier

Publications (2)

Publication Number Publication Date
KR980005057A true KR980005057A (en) 1998-03-30
KR100400328B1 KR100400328B1 (en) 2003-12-24

Family

ID=37422347

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960025817A KR100400328B1 (en) 1996-06-29 1996-06-29 Memory device having spare cell and global data sense amplifier

Country Status (1)

Country Link
KR (1) KR100400328B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474553B1 (en) * 1997-05-10 2005-06-27 주식회사 하이닉스반도체 Semiconductor memory device with dual data bus line sense amplifiers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474553B1 (en) * 1997-05-10 2005-06-27 주식회사 하이닉스반도체 Semiconductor memory device with dual data bus line sense amplifiers

Also Published As

Publication number Publication date
KR100400328B1 (en) 2003-12-24

Similar Documents

Publication Publication Date Title
KR100240538B1 (en) Semiconductor memory device
US4542486A (en) Semiconductor memory device
KR960019715A (en) Semiconductor device
KR970076848A (en) Integrated circuit memory
KR920013470A (en) Redundant Device and Method of Semiconductor Memory Device
KR970024193A (en) Semiconductor Memory Device Having Small Chip Size and Redundancy Access Time
KR960042743A (en) Bi-directional hierarchical bitline
EP0213835B1 (en) Semiconductor memory device
KR960002368A (en) Semiconductor Memory Device with Redundancy Function
KR980005057A (en) How to Place Spare Cells and Global Data Bus Sense Amplifiers in Memory Devices
KR970029768A (en) Semiconductor memory device with block write function
KR860006875A (en) Semiconductor devices
JP2002367375A (en) Bank control circuit of ram bus dram and semiconductor memory utilizing this circuit
KR20050034383A (en) Semiconductor memory device for consuming low power capable of changing input output data width selectively and data input/output method of the same
KR960008856A (en) Semiconductor memory with redundant circuit
JP3499120B2 (en) Semiconductor storage device
KR930003164A (en) Semiconductor Memory Redundancy Device
KR950002042A (en) Dynamic random access memory device having first and second input / output line groups separated from each other
KR970063256A (en) A semiconductor memory device having a shared data line structure
KR100208436B1 (en) Flash memory device
KR0183847B1 (en) Semiconductor memory device reducing layout region
US6009035A (en) Semiconductor memory device
KR970051419A (en) Low Redundancy Circuit in Semiconductor Memory Devices
KR100351992B1 (en) Apparatus for varying data input/output path of semiconductor memory device
KR970060228A (en) Semiconductor memory device capable of reducing chip size in the short side direction

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee