Claims (5)
전원전압이 외부 클럭에 의하여 선택적으로 입력되는 전원 입력단; 상기 전원 입력단에서 출력된 전원 전압 중 특정한 전압을 검출하는 전압 검출부; 상기 전압 검출부에 제1주전극이 연결되고, 접지단에 제2주전극이 연결되며 입력단은 외부 클럭에 연결되어 전류의 누설을 방지하는 모스트랜지스터; 및 상기 전압 검출부의 전압을 클럭 신호에 의해 그대로 출력하는 플립플롭을 구비하는 것을 특징으로 하는 전압 검출기.A power input terminal for selectively inputting a power voltage by an external clock; A voltage detector detecting a specific voltage among power voltages output from the power input terminal; A first transistor connected to the voltage detection unit, a second main electrode connected to a ground terminal, and an input terminal connected to an external clock to prevent leakage of current; And a flip-flop for outputting the voltage of the voltage detector as it is by a clock signal.
제1항에 있어서, 상기 모스트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 전압 검출기.The voltage detector of claim 1, wherein the MOS transistor is an NMOS transistor.
제1항에 있어서, 상기 플립플롭은 D플립플롭인 것을 특징으로 하는 전압 검출기.The voltage detector of claim 1, wherein the flip flop is a D flip flop.
제1항에 있어서, 상기 전압 검출부는 상기 전원 입력단의 출력단인 N1노드에 한 쪽 터미널이 연결되고 다른 쪽 터미널은 N2노드에 연결된 제1저항과, 상기 N2노드에 한 쪽 터미널이 연결되고 다른 쪽 터미널은 접지된 제2저항과, N1노드에 드레인이 연결되고 게이트는 N2노드에 연결된 제1NMOS트랜지스터와, 상기 제1NMOS트랜지스터의 소오스에 소오스가 연결되고 게이트는 접지되며 드레인은 N3노드에 연결된 제2PMOS트랜지스터와, 상기 N3노드에 한 쪽 터미널이 연결되고 다른 쪽 터미널은 접지된 제3저항과, 한 쪽 터미널이 N1노드에 연결되고 다른 쪽 터미널은 N4노드에 연결된 제4저항과, 상기 N4노드에 드레인이 연결되고 게이트는 N3노드에 연결되며 소오스는 접지된 제2NMOS트랜지스털 구성된 것을 특징으로 하는 전압 검출기.2. The voltage detector of claim 1, wherein one terminal is connected to an N1 node, which is an output terminal of the power input terminal, and the other terminal is connected to a first resistor connected to an N2 node, and one terminal is connected to the N2 node, and the other terminal is connected to the other terminal. A second PMOS terminal connected to a grounded second resistor, a drain connected to an N1 node, and a gate connected to an N2 node, a source connected to a source of the first NMOS transistor, a gate connected to a ground, and a drain connected to an N3 node. A third resistor connected to a transistor, one terminal of which is connected to the N3 node, and the other terminal of which is grounded, a fourth resistor of which one terminal is connected to the N1 node, and the other terminal is connected to the N4 node, and the N4 node; And a drain connected, a gate connected to the N3 node, and a source configured to the grounded second NMOS transistor.
제4항에 있어서, 상기 제1저항은 게이트와 드레인이 N1노드에 연결되고 소오스는 N2노드에 연결된 NMOS트랜지스터이며, 상기 제2저항은 소오스는 N2노드에 연결되고 게이트와 드레인은 접지된 PMOS트랜지스터인 것을 특징으로 하는 전압 검출기.The PMOS transistor of claim 4, wherein the first resistor is an NMOS transistor having a gate and a drain connected to an N1 node, and a source connected to an N2 node, and the second resistor is a PMOS transistor having a source connected to an N2 node and a gate and a drain connected to a ground. The voltage detector, characterized in that.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.