KR970072699A - Input protection circuit device - Google Patents

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KR970072699A KR1019960013803A KR19960013803A KR970072699A KR 970072699 A KR970072699 A KR 970072699A KR 1019960013803 A KR1019960013803 A KR 1019960013803A KR 19960013803 A KR19960013803 A KR 19960013803A KR 970072699 A KR970072699 A KR 970072699A
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키타오카 타카시
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Abstract

반도체 회로 장치의 신호 입력 단자에 서지 전류가 인가된 경우, 반도체 회로 장치의 소자를 보호하기 위한 입력 보호 호로 장치가 제공된다. 이 입력 보호 회로 장치는, 입력 패드(6)와 내부 회로(8)를 접속한 입력신호선(9)과 제1전원(Vcc)(5)와의 사이에, 게이트 전극(10)이 저항C(11)를 통해 GND(7)와 접속된 NMOS 트랜지스터(1)를 가지고, 입력 신호선(9)과 GND(7)와의 사이에 다이오드(2a)를 가지고 있다. 입력 패드(6)에 제1전원(Vcc) 전위보다 높은 양의 서지 전류가 인가된 경우는 NMOS 트랜지스터(1)에 의해, GND의 전위보다 낮은 부의 서지 전류가 인가된 경우에는 다이오드(2a)에 의해서 서지 전류가 완화되어, 내부 회로(8)로 서지 전류가 도달하는 것을 방지한다.There is provided an input protection circuit device for protecting an element of a semiconductor circuit device when a surge current is applied to a signal input terminal of the semiconductor circuit device. This input protection circuit device has a structure in which the gate electrode 10 is connected between the input signal line 9 connecting the input pad 6 and the internal circuit 8 and the first power source Vcc 5, And a diode 2a is provided between the input signal line 9 and the GND 7. The NMOS transistor 1 is connected to the GND 7 via the input signal line 9, When a surge current higher than the first power supply potential Vcc is applied to the input pad 6, the NMOS transistor 1 applies a surge current lower than the potential of GND to the diode 2a The surge current is relaxed to prevent the surge current from reaching the internal circuit 8.

Description

입력 보호 회로 장치Input protection circuit device

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.

제1도는 본 발명의 제1실시예에 의한 입력 보호 회로 장치를 나타내는 도면.FIG. 1 is a view showing an input protection circuit device according to a first embodiment of the present invention. FIG.

Claims (18)

전원 단자, 접지 단자 및 신호 입력 단자에 접속된 반도체 회로 장치에 적용되는 입력 보호 회로 장치에 있어서, 상기 입력 보호 회로 장치는 보호 회로부와 신호 입력부를 포함하며, 상기 보호 회로부는, 상기 신호 입력부(6)와 상기 반도체 회로 장치(8)를 전기적으로 접속하는 신호 전달 경로부(9)와, 상기 신호 전달 경로부(9)와 상기 전원 단자(5)와의 사이에 접속된 트랜지스터(1)와, 상기 신호 전달 경로부(9)와, 상기 접지 단자(7)와의 사이에 접속된 다이오드(2a)를 구비하고, 상기 트랜지스터(1)의 소스가 상기 신호 전달경로부(9)에 접속되고, 상기 트랜지스터(1)의 드레인이 상기 전원 단자(5)에 접속되고, 상기 트랜지스터의 게이트 전극(10)이 제1저항(11)을 통해 상기 접지 단자(7)에 접속되고, 상기 다이오드는(2a)는, 상기 접지 단자(7)로부터 상기 신호 전달 경로부(9)로 향해 순방향으로 되도록 접속되고, 상기 신호 입력부(6)는, 상기 신호 입력 단자에 전기적으로 접속되어 있는 입력 보호 회로 장치.An input protection circuit device applied to a semiconductor circuit device connected to a power supply terminal, a ground terminal and a signal input terminal, characterized in that the input protection circuit device includes a protection circuit part and a signal input part, (1) connected between the signal transmission path section (9) and the power supply terminal (5), and a signal transmission path section (9) for electrically connecting the semiconductor circuit device And a diode 2a connected between the signal transmission path portion 9 and the ground terminal 7. The source of the transistor 1 is connected to the signal transmission path portion 9, The drain of the transistor 1 is connected to the power supply terminal 5 and the gate electrode 10 of the transistor is connected to the ground terminal 7 through the first resistor 11, , From the ground terminal (7) Is connected to the path portion (9) so that the signal input portion (6) is electrically connected to the signal input terminal. 제1항에 있어서, 상기 게이트 전극(10)과 상기 소스와의 사이의 기생 용량의 용량값과, 상기 제1저항(11)의 저항값과의 곱이, 상기 반도체 회로 장치(8)의 사이틀 타임보다 작은 값으로 되는 입력 보호 회로 장치.The semiconductor circuit device according to claim 1, wherein the product of the capacitance value of the parasitic capacitance between the gate electrode (10) and the source and the resistance value of the first resistor (11) Input protection circuit device. 전원 단자, 접지 단자 및 신호 입력 단자에 접속되는 반도체 회로 장치에 적용되는 입력 보호 회로 장치에 있어서, 상기 입력 보호 회로 장치는 보호 회로부(14)와 신호 입력부(6)를 포함하며, 상기 보호 회로부(14)는,제1도전형의 반도체 기판(23)의 주표면에 형성된 제2도전형의 제1불순물 영역(21)과, 상기 주표면에 형성되고, 상기 제1불순물 영역 내에 서로 거리를 두고 떨어진 한 쌍의 제1도전형의 제2불순물 영역(15a,17)과, 상기 한 쌍의 제2불순물 영역(15a,17)에 의해 끼워진 상기 주표면상에, 절연막(10c)을 개재시켜 형성된 제1게이트 전극(10a)과, 상기 주표면에 있어서, 상기 제1불순물 영역(21)을 둘러싸도록 형성되고, 제1도전형의 반도체 기판보다 높은 불순물 농도를 가지는 제1도전형의 제3불순물 영역(19)을 구비하고, 상기 신호 입력부(6)는 상기 신호 입력 단자에 전기적으로 접속되고, 상기 신호 입력부(6)는 상기 한 쌍의 제2불순물 영역 한 쪽 영역(15a)에 전기적으로 접속되고, 상기 한 쪽 영역(15a)이 제2저항(4)을 경유하여 상기 반도체 회로 장치와 전기적으로 접속되고, 상기 전원 단자가 상기 한 쌍의 제2불순물 영역 중 다른 쪽 영역(17)과, 상기 제3불순물영역(19)에 전기적으로 접속되고, 상기 접지 단자가 상기 제1불순물 영역(21)과, 상기 제1저항(11)을 경유하여 상기 제1게이트 전극(10a)에 전기적으로 접속되고, 상기 보호 회로부(14)는 상기 신호 입력부(6)에 인접하여 배치되어 있는 입력 보호 회로 장치.An input protection circuit device applied to a semiconductor circuit device connected to a power supply terminal, a ground terminal and a signal input terminal, characterized in that the input protection circuit device includes a protection circuit part (14) and a signal input part (6) 14) includes a first conductivity type first impurity region (21) formed on a main surface of a first conductivity type semiconductor substrate (23), and a second impurity region A pair of second impurity regions 15a and 17 of a first conductivity type which are separated from each other and a second impurity region 15b which is formed on the main surface sandwiched between the pair of second impurity regions 15a and 17 via an insulating film 10c A semiconductor device comprising: a first gate electrode (10a); and a third impurity region of the first conductivity type, which is formed to surround the first impurity region (21) on the main surface and has a higher impurity concentration than that of the first conductivity type semiconductor substrate (19), and the signal input section (6) And the signal input portion 6 is electrically connected to one of the pair of second impurity regions 15a and the one region 15a is electrically connected to the second resistor 4 via the second resistor 4. [ , And the power terminal is electrically connected to the other region (17) of the pair of second impurity regions and the third impurity region (19), and the ground terminal The protection circuit portion 14 is electrically connected to the first impurity region 21 and the first gate electrode 10a via the first resistor 11 and the protection circuit portion 14 is adjacent to the signal input portion 6 The input protection circuit device being arranged. 제3항에 있어서, 상기 제1게이트 전극(10a)과 상기 주표면 사이에 끼워진 상기 절연막(10c)의 기생 용량값과, 상기 제1저항(11)의 저항값과의 곱이, 상기 반도체 회로 장치의 사이클 타임 이하의 값으로 되는 입력 보호 회로 장치.The semiconductor device according to claim 3, wherein the product of the parasitic capacitance value of the insulating film (10c) sandwiched between the first gate electrode (10a) and the main surface and the resistance value of the first resistor (11) Of the cycle time of the input protection circuit device. 제3항에 있어서, 상기 보호 회로부는, 상기 주표면에 있어서, 상기 제3불순물 영역(19)을 둘러싸도록 형성된 제2도전형의 제4불순물 영역(22)을 더 구비하고, 상기 접지 단자가 상기 제4불순물 영역(22)에 전기적으로 접속되어 있는 입력 보호 회로 장치.4. The semiconductor device according to claim 3, wherein the protection circuit portion further comprises a fourth impurity region (22) of a second conductive type formed on the main surface so as to surround the third impurity region (19) And is electrically connected to the fourth impurity region (22). 제3항에 있어서, 상기 보호 회로부(14)는, 상기 주표면의 상기 제1불순물 영역(21) 내에 형성되고, 상기 한 쌍의 제2불순물 영역 중 다른 쪽 영역(17)과 거리를 두고 떨어진 제2도전형의 제5불순물 영역(15b)과, 상기 제5불순물 영역(15b)과 상기 다른 쪽 영역(17)에 의해 끼워진 상기 주표면상에, 절연막(10c)을 개재시켜 형성된 제2게이트 전극(10b)을 더 구비하고, 상기 신호 입력부(6)가 상기 제5불순물 영역(15b)에 전기적으로 접속되고, 상기 제2게이트 전극(10b)이 상기 제1게이트 전극(10a)에 전기적으로 접속되어 있는 입력 보호 회로장치.4. The semiconductor device according to claim 3, wherein the protection circuit portion (14) is formed in the first impurity region (21) on the main surface, and the second impurity region A fifth impurity region 15b of the second conductivity type and a second gate 16b formed on the main surface sandwiched by the fifth impurity region 15b and the other region 17 via the insulating film 10c, Wherein the signal input section is electrically connected to the fifth impurity region and the second gate electrode is electrically connected to the first gate electrode, Connected input protection circuit device. 제6항에 있어서, 상기 보호 회로부는, 상기 주표면에 있어서, 상기 제3불순물 영역(19)을 둘러싸도록 형성된 제2도전형의 제4불순물 영역(22)을 더 구비하고, 상기 접지 단자가 상기 제4불순물 영역(22)에 전기적으로 접속되어 있는 입력 보호 회로 장치.The semiconductor device according to claim 6, wherein the protection circuit portion further comprises a fourth impurity region (22) of a second conductive type formed on the main surface so as to surround the third impurity region (19) And is electrically connected to the fourth impurity region (22). 전원 단자 및 접지 단자에 접속된 반도체 회로 장치에 적용되는 입력 보호 회로 장치에 있어서, 상기 입력 보호 회로 장치는, 전원 전위 입력부(29)와 접지 전위 인가부(30)와 보호 회로부를 포함하고, 상기 보호회로부는 상기 전원 전위 입력부(29)와 상기 접지 전위 인가부(30)와의 사이에 접속된 필드 트랜지스터(24)를 구비하고, 상기 필드 트랜지스터(24)의 드레인이 상기 전원 전위 입력부(29)에 접속되고, 상기 필드 트랜지스터(24)의 소스가 상기 접지 전위 인가부(30)에 접속되고, 상기 전원 전위 입력부(29)는 상기 전원 단자에 전기적으로 접속되어 있고, 상기 접지 전위 인가부(30)는 상기 접지 단자에 전기적으로 접속되어 있는 입력 보호회로 장치.The input protection circuit device includes a power supply potential input part (29), a ground potential applying part (30), and a protection circuit part, wherein the power supply potential input part The protection circuit section includes a field transistor 24 connected between the power supply potential input section 29 and the ground potential applying section 30. The drain of the field transistor 24 is connected to the power supply potential input section 29 A source of the field transistor 24 is connected to the ground potential applying section 30 and the power potential input section 29 is electrically connected to the power supply terminal, Is electrically connected to the ground terminal. 전원 단자 및 접지 단자에 접속된 반도체 회로 장치에 적용되는 입력 보호 장치에 있어서, 상기 입력 보호 회로 장치는 전원 전위 입력부(29)와 접지 전위 인가부(30)와 보호 회로부(31,46,47)를 포함하고, 상기 보호 회로부(31)는, 제1도전형의 반도체 기판의 주표면에 형성된 제2도전형의 제1불순물 영역(40)과, 상기 주표면의 상기 제1불순물 영역(40)내에 분리 절연막(38a)을 끼워 형성된 한 쌍의 제1도전형의 제2불순물 영역(34,35a)을 구비하고, 상기 전원 전위 입력부(29)와 상기 한 쌍의 제2불순물 영역(34,35a) 중의 한 쪽 영역(34)이 전기적으로 접속되고, 상기 접지 전위 인가부(30)는 상기 한 쌍의 제2불순물 영역(34,35a)중의 다른쪽 영역(35a)에 전기적으로 접속되고, 상기 보호 회로부(31), 상기 전원 전위 입력부(29) 및 상기 접지 전위 인가부(30)는 서로 인접하도록 배치되어 있는 입력 보호 회로 장치.The input protection circuit device includes a power supply potential input unit 29, a ground potential applying unit 30, and protection circuit units 31, 46, and 47, Wherein the protection circuit portion includes a first conductivity type first impurity region formed on a main surface of a first conductivity type semiconductor substrate and a second conductivity type first impurity region formed on the main surface of the first conductivity type semiconductor substrate, And a pair of first impurity regions 34 and 35a of a first conductivity type formed by sandwiching a separation insulating film 38a in the first impurity region 34a and a pair of second impurity regions 34 and 35a And the ground potential applying unit 30 is electrically connected to the other region 35a of the pair of second impurity regions 34 and 35a and the ground potential applying unit 30 is electrically connected to the other region 35a of the pair of second impurity regions 34 and 35a, The protection circuit portion 31, the power source potential input portion 29 and the ground potential applying portion 30 are connected to each other The input protection circuit devices. 제9항에 있어서, 상기 보호 회로부(31)는 상기 주표면의 상기 제1불순물 영역(40) 내에 형성되고, 상기제2불순물 영역의 한 쪽 영역(34)과 분리 절연막(38b)에 의해 격리된 제1도전형의 제3불순물 영역(35b)을 더 구비하고, 상기 접지 전위 인가부(30)는 상기 제3불순물 영역(35b)에 전기적으로 접속되어 있는 입력 보호회로 장치.The semiconductor device according to claim 9, wherein the protection circuit portion (31) is formed in the first impurity region (40) on the main surface, and the isolation region (38b) And a third impurity region (35b) of the first conductivity type formed in the third impurity region (35b). The ground potential applying section (30) is electrically connected to the third impurity region (35b). 제10항에 있어서, 상기 보호 회로부(46)는 상기 주표면에 형성된 제2도전형의 제4불순물 영역(43)과, 상기 주표면의 상기 제4불순물 영역(43)내에 형성된 제1도전형의 제5불순물 영역(41)과, 상기 주표면에 있어서, 상기 제5불순물 영역(41)을 둘러싸도록 상기 제4불순물 영역(43) 내에 형성되고, 상기 제4불순물 영역(43)보다 높은 불순물 농도를 가진 제6불순물 영역(42)을 더 구비하고, 상기 전원 전위 입력부(29)는 상기 제5불순물 영역(41)에 전기적으로 접속되고, 상기 접지 전위 인가부(30)는 상기 제6불순물 영역(42)에 전기적으로 접속되어 있는 입력 보호 회로 장치.11. The semiconductor device according to claim 10, wherein the protection circuit part (46) comprises: a fourth impurity region (43) of a second conductivity type formed on the main surface; and a second conductivity type And a fifth impurity region 41 which is formed in the fourth impurity region 43 so as to surround the fifth impurity region 41 on the main surface and has a higher impurity than the fourth impurity region 43, Wherein the power source potential input section (29) is electrically connected to the fifth impurity region (41), and the ground potential applying section (30) is connected to the sixth impurity region (42). ≪ / RTI > 제11항에 있어서, 상기 보호 회로부(47)는, 상기 주표면에 형성된 제2도전형의 제7불순물 영역(44)과, 상기 주표면의 상기 제7불순물 영역(44) 내에 형성된 제1도전형의 제8불순물 영역(45)을 더 구비하고, 상기 접지 전위 인가부(30)와 상기 제8불순물 영역(45)이 전기적으로 접속되어 있는 입력 보호 회로 장치.12. The semiconductor device according to claim 11, wherein the protection circuit part (47) comprises: a seventh impurity region (44) of the second conductivity type formed on the main surface; and a third impurity region And the eighth impurity region (45) is electrically connected to the ground potential applying portion (30). 제9항에 있어서, 상기 보호 회로부(47)는, 상기 주표면에 형성된 제2도전형의 제4불순물 영역(43)과, 상기 주표면의 상기 제4불순물 영역(43) 내에 형성된 제1도전형의 제5불순물 영역(41)과, 상기 주표면에 있어서, 상기 제5불순물 영역(41)을 둘러싸도록 상기 제4불순물 영역(43)내에 형성되고, 상기 제4불순물 영역(43)보다 높은 불순물 농도를 가지는 제2도전형의 제6불순물 영역(42)을 더 구비하고, 상기 전원 전위 입력부(29)가 상기 제5불순물 영역(41)에 전기적으로 접속되고, 상기 접지 전위 인가부(30)가 상기 제6불순물 영역(42)에 전기적으로 접속되어 있는 입력 보호 회로 장치.10. The semiconductor device according to claim 9, wherein the protection circuit portion (47) comprises: a fourth impurity region (43) of a second conductivity type formed on the main surface; a second impurity region And a fourth impurity region (43) formed in the fourth impurity region (43) so as to surround the fifth impurity region (41) And a sixth impurity region 42 of a second conductivity type having an impurity concentration and wherein the power source potential input section 29 is electrically connected to the fifth impurity region 41 and the ground potential applying section 30 Is electrically connected to the sixth impurity region (42). 제13항에 있어서, 상기 보호 회로부(47)는, 상기 주표면에 형성된 제2도전형의 제7불순물 영역(44)과, 상기 주표면의 상기 제7불순물 영역(44) 내에 형성된 제1도전형의 제8불순물 영역(45)을 더 포함하고, 상기 접지 전위 인가부(30)가 상기 제8불순물 영역(45)에 전기적으로 접속되어 있는 입력 보호 회로 장치.The semiconductor device according to claim 13, wherein the protection circuit part (47) comprises: a seventh impurity region (44) of the second conductivity type formed on the main surface; and a third impurity region Type eighth impurity region (45), and the ground potential applying section (30) is electrically connected to the eighth impurity region (45). 제9항에 있어서, 상기 보호 회로부(47)는, 상기 주표면에 형성된 제2도전형의 제7불순물 영역(44)과, 상기 주표면의 상기 제7불순물 영역(44) 내에 형성된 제1도전형의 제8불순물 영역(45)을 더 포함하고, 상기 접지 전위 인가부(30)가 상기 제8불순물 영역(45)에 전기적으로 접속되어 있는 입력 보호 회로 장치.10. The semiconductor device according to claim 9, wherein the protection circuit portion (47) comprises: a seventh impurity region (44) of a second conductivity type formed on the main surface; a second impurity region Type eighth impurity region (45), and the ground potential applying section (30) is electrically connected to the eighth impurity region (45). 제1전원 단자와 그 제1전원의 설정 전압보다 높은 설정 전압을 가지는 제2전원 단자에 접속된 반도체 회로 장치에 적용되는 입력 보호 회로 장치에 있어서, 상기 입력 보호 회로 장치는 제1전원 전위 입력부(5)와 제2전원 전위 입력부(60)와 보호 회로부(59)를 포함하고, 상기 보호 회로부(59)는, 상기 제1전원 전위 입력부(5)와 상기 제2전원 전위 입력부(60)와의 사이에 접속된 다이오드(2d)를 구비하고, 상기 다이오드는(2d)는, 상기 제2전원 전위 입력부로부터 상기 제1전원 전위 입력부(5)로 향해 순방향으로 되도록 접속되고, 상기 제1전원 전위 입력부(5)는 상기 제1전원 단자에 전기적으로 접속되고, 상기 제2전원 전위 입력부(60)는 상기 제2전원 단자에 전기적으로 접속되어 있는 입력 보호 회로 장치.The input protection circuit device being connected to a first power supply terminal and a second power supply terminal having a set voltage higher than a set voltage of the first power supply, the input protection circuit device comprising: a first power supply potential input unit 5 and a second power source potential input unit 60 and a protection circuit unit 59. The protection circuit unit 59 is connected between the first power source potential input unit 5 and the second power source potential input unit 60 (2d) connected in a forward direction from the second power supply potential input part to the first power supply potential input part (5), and the diode power supply input part 5) is electrically connected to the first power supply terminal, and the second power supply potential input part (60) is electrically connected to the second power supply terminal. 제1전원 단자와 그 제1전원의 설정 전압보다 높은 설정 전압을 가지는 제2전원 단자에 접속된 반도체 회로 장치에 적용되는 입력 보호 회로 장치에 있어서, 상기 입력 보호 회로 장치는, 제1전원 전위 입력부(5)와 제2전원 전위 입력부(60)와 보호 회로부(59)를 포함하고, 상기 보호 회로부(59)는, 제1도전형의 반도체 기판(23)의 주표면에 형성된 제2도전형의 제1불순물 영역(64)과, 상기 주표면의 상기 제1불순물 영역(64) 내에 형성된 제1도전형의 제2불순물 영역(62)와, 상기 주표면의 상기 제1불순물 영역(64) 내에 형성되고, 분리 절연막에 의해 상기 제2불순물 영역(62)과 분리되어 있는 제2도전형의 제3불순물 영역(67)을 포함하고, 상기 제1전원 전위 입력부(5)가 상기 제2불순물 영역(62)에 전기적으로 접속되고, 상기 제2전원 전위 입력부(60)가 상기 제3불순물 영역(67)에 전기적으로 접속되고, 적어도, 상기 보호 회로부(59)와 상기 제2전원 전위 입력부(60)는서로 인접하도록 배치되어 있는 입력 보호 회로 장치.The input protection circuit device being connected to a first power supply terminal and a second power supply terminal having a set voltage higher than a set voltage of the first power supply, And a second power source potential input section 60 and a protection circuit section 59. The protection circuit section 59 includes a second conductive type semiconductor substrate 23 formed on the main surface of the first conductive type semiconductor substrate 23, A first impurity region 62 of the first conductivity type formed in the first impurity region 64 on the main surface and a second impurity region 62 of the first conductivity type formed in the first impurity region 64 of the main surface And a third impurity region (67) of a second conductivity type separated from the second impurity region (62) by a separation insulating film, wherein the first power supply potential input section (5) (62), and the second power supply potential input part (60) is electrically connected to the third impurity region (6 7), and at least the protection circuit portion (59) and the second power supply potential input portion (60) are arranged adjacent to each other. 제17항에 있어서, 상기 보호 회로부(59)는, 상기 주표면에 있어서, 상기 제1불순물 영역(64)을 둘러싸도록 형성되고, 상기 제1도전형의 반도체 기판(23)보다 높은 불순물 농도를 가지는 제1도전형의 제4불순물 영역(66)과, 상기 주표면에 있어서, 상기 제4불순물 영역(66)을 둘러싸도록 형성된 제2도전형의 제5불순물 영역(65)을 더 구비하고, 상기 제4불순물 영역(66)이 상기 제1전원 전위 입력부(5)에 전기적으로 접속되고, 상기 제5불순물 영역(65)이 접지 전위에 전기적으로 접속되어 있는 입력 보호 회로 장치.The semiconductor device according to claim 17, wherein the protection circuit portion (59) is formed on the main surface so as to surround the first impurity region (64) and has a higher impurity concentration than the first conductivity type semiconductor substrate And a fifth impurity region (65) of a second conductivity type formed to surround the fourth impurity region (66) on the main surface, wherein the fourth impurity region (66) The fourth impurity region 66 is electrically connected to the first power source potential input section 5 and the fifth impurity region 65 is electrically connected to the ground potential. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.
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