Claims (6)
데이타를 억세스하는 메모리셀들을 포함하는 다수의 메모리블럭과, 다수의 데이타라인들과, 상기 다수의 데이타라인들에 접속되며 그로부터 입력되는 데이타 출력하는 데이타출력수단을 가지는 반도체 메모리 장치에 있어서, 출력모드제어신호의 활성화에 응답하여 상기 데이타출력수단으로부터 원거리로 이격된 위치에 놓여진 메모리블럭들의 출력을 각각 감지하여 상기 다수의 데이타라인들중 서로 다른 데이타라인으로 전송하는 제1그룹의 입출력센스앰프들과, 상기 데이타출력수단으로부터 근거리 이격된 위치에 놓여진 메모리블럭들의 출력을 각각 감지하여 상기 다수의 데이타라인들중 서로 다른 데이타라인으로 전송하는 제2그룹의 입출력센스앰프들로 구성함을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device having a plurality of memory blocks including memory cells for accessing data, a plurality of data lines, and data output means for outputting data connected to and input from the plurality of data lines. A first group of input / output sense amplifiers for detecting an output of memory blocks located at a distance from the data output means in response to the activation of a control signal and transmitting the outputs to different data lines among the plurality of data lines; And a second group of input / output sense amplifiers configured to respectively detect outputs of the memory blocks located at a distance from the data output means and to transmit them to different data lines among the plurality of data lines. Memory device.
제1항에 있어서, 상기 제2그룹의 입출력센스앰프들 각각은, 메모리블럭내의 입출력라인쌍의 데이타신호를 감지증폭하여 제1 및 제2출력노드로 데이타신호 및 상보데이타신호를 출력하는 센스앰프와, 전원전압과 기준전압의 사이에 접속되어 상기 데이타 및 상보데이타신호가 제1상태를 갖을때 출력노드에 접속된 데이타라인을 풀업하고 제2상태를 갖을때 상기 데이타라인을 풀다운하는 데이타 전송회로와, 상기 출력모드제어신호의 인에이블에 응답하여 상기 센스앰프의 제1, 제2출력노드들중 적어도 하나의 노드로부터 액티브된 데이타가 출력시에 센싱검출신호를 발생하는 센싱검출신호 발생수단으로 구성함을 특징으로 하는 반도체 메모리 장치.The sense amplifier of claim 1, wherein each of the second group of input / output sense amplifiers senses and amplifies a data signal of an input / output line pair in a memory block and outputs a data signal and a complementary data signal to first and second output nodes. And a data transfer circuit connected between a power supply voltage and a reference voltage to pull up a data line connected to an output node when the data and complementary data signals have a first state and pull down the data line when the second state has a second state. And sensing detection signal generating means for generating a sensing detection signal when data activated from at least one node of the first and second output nodes of the sense amplifier is output in response to the enable of the output mode control signal. A semiconductor memory device characterized in that the configuration.
제2항에 있어서, 상기 센싱검출신호 발생수단은, 상기 센스앰프의 제1 및 제2출력노드에 각각의 게이트가 접속되고 드레인이 공통으로 접속되며 상기 제1 및 제2출력노드로부터 액티브된 데이타가 출력시에 센싱검출신호를 발생하는제1 및 제2엔모오스 트랜지스터와, 상기 제1, 제2엔모오스 트랜지스터의 소오스에 각각의 드레인이 접속되고 소오스가 상기 기준전압에 접속되며, 출력모드제어신호를 각각의 게이트로 입력하여 동작되는 제3, 제4엔모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리 장치.3. The data sensing apparatus of claim 2, wherein the sensing detection signal generating means comprises: a gate connected to the first and second output nodes of the sense amplifier, a drain connected in common, and active from the first and second output nodes. The first and second NMOS transistors that generate a sensing detection signal at the time of output, the drains of the first and second NMOS transistors are respectively connected to the sources of the first and second NMOS transistors, and the source is connected to the reference voltage. And a third and fourth NMOS transistor operated by inputting a signal to each gate.
제3항에 있어서, 상기 캐패시터는 드레인-소오스가 접속된 모오스 캐패시터임을 특징으로 하는 반도체 메모리 장치.4. The semiconductor memory device of claim 3, wherein the capacitor is a MOS capacitor having a drain-source connected thereto.
제1항에 있어서, 상기 제2그룹의 입출력센스앰프들 각각은 메모리블럭내의 입출력라인쌍의 데이타신호를 감지증폭하여 제1 및 제2출력노드로 데이타신호 및 상보데이타신호를 출력하는 센스앰프와, 전원전압과 기준전압의 사이에 접속되어 상기 데이타 및 상보데이타신호가 제1상태를 갖을때 출력노드에 접속된 데이타라인을 풀업하고 제2상태를 갖을때 상기 데이타라인을 풀다운하는 데이타 전송회로와, 상기 센스앰프의 제1 및 제2출력노드에 각각의 게이트가 접속되고 드레인이 공통으로 접속되며 소오스가 상기 기준전압에 접속된 제1 및 제2엔모오스 트랜지스터로 구성되어 상기 제1 및 제2출력노드로부터 액티브된 데이타가 출력시에 센싱검출신호를 발생하는 센싱검출신호 발생수단과, 상기 제1엔모오스 트랜지스터의 게이트와 기준전압 사이에 접속된 캐패시터가 접속됨을 특징으로 하는 반도체 메모리 장치.2. The apparatus of claim 1, wherein each of the second group of input / output sense amplifiers comprises: a sense amplifier for sensing and amplifying a data signal of an input / output line pair in a memory block and outputting a data signal and a complementary data signal to first and second output nodes; A data transmission circuit connected between a power supply voltage and a reference voltage to pull up a data line connected to an output node when the data and complementary data signals have a first state and pull down the data line when the second state has a second state; And first and second NMOS transistors each having a gate connected to the first and second output nodes of the sense amplifier, a drain connected in common, and a source connected to the reference voltage. Sensing detection signal generating means for generating a sensing detection signal when data activated from an output node is output, and between a gate and a reference voltage of the first NMOS transistor; That the connected capacitors connected to the semiconductor memory device according to claim.
제5항에 있어서, 상기 캐패시터는 드레인-소오스가 접속된 모오스 캐패시터임을 특징으로 하는 반도체 메모리 장치.6. The semiconductor memory device of claim 5, wherein the capacitor is a MOS capacitor connected to a drain-source.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.