KR970055544A

KR970055544A - Intensive Exclusive NOR Logic Gate Circuit

Info

Publication number: KR970055544A
Application number: KR1019950065826A
Authority: KR
Inventors: 여협구
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1995-12-29
Filing date: 1995-12-29
Publication date: 1997-07-31

Abstract

본 발명은 익스클루시브 노어(Exclusive-NOR; 이하 X-NOR이라 한다)논리 게이트에 관한 것으로 특히 X-NOR 논리 게이트 회로에관한 것이다.The present invention relates to an Exclusive-NOR (hereinafter referred to as X-NOR) logic gate, and more particularly to an X-NOR logic gate circuit.

본 발명은 제1전원 단자와 제1노드 사이에 소오스 및 드레인이 연결되며 제1입력 단자에 인가된 제1입력 신호에 응답하는 제1P-모스 트랜지스터;상기 제1노드와 접지 사이에 드레인 및 소오스가 연결되며 상기 제1입력 신호에 응답하는 제1N-모스 트랜지스터;상기 제1노드와 제2노드 사이에 소오스 및 드레인이 연결되며 제2입력 단자에 인가된 제2입력 신호에 응답하는 제2P-모스 트랜지스터;상기 제2노드와 상기 제1입력 단자 사이에 드레인 및 소오스가 연결되며 상기 제2입력 신호에 응답하는 제2P-모스 트랜지스터;상기 제2노드와 제3노드 사이에 드레인 및 소오스가 연결되며 상기 제1노드의 출력 신호에 응답하는 제3P-모스 트랜지스터; 및 상기 제2노드와 상기 제3노드 사이에 소오스 및 드레인이 연결되며 상기 제1입력 신호에 응답하는 제3N-모스 트랜지스터로 구성된 것을 특징으로 한다.According to an embodiment of the present invention, a source and a drain are connected between a first power supply terminal and a first node, and a first P-MOS transistor is responsive to a first input signal applied to a first input terminal; A first N-MOS transistor connected to the first input signal and connected to a source and a drain between the first node and the second node and responding to a second input signal applied to a second input terminal; A MOS transistor; a drain and a source connected between the second node and the first input terminal and responding to the second input signal; a drain and a source connected between the second node and the third node; A third P-MOS transistor, the third P-MOS transistor responding to the output signal of the first node; And a third N-MOS transistor connected between a source and a drain between the second node and the third node and responding to the first input signal.

Description

Intensive Exclusive NOR Logic Gate Circuit

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제2도는 본 발명에 따른 인텐시브 익스클루시브 노어 논리 게이트 회로도.2 is an intensive exclusive NOR logic gate circuit diagram in accordance with the present invention.

Claims

A first P-MOS transistor connected between a first power supply terminal and a first node and responding to a first input signal applied to a first input terminal; a drain and a source connected between the first node and ground; A first N-MOS transistor in response to the first input signal; a second P-MOS transistor connected to a source and a drain between the first node and the second node and responding to a second input signal applied to a second input terminal; A second P-MOS transistor having a drain and a source connected between the second node and the first input terminal and responsive to the second input signal; a drain and a source connected between the second node and the third node; A third P-MOS transistor responsive to an output signal of one node; And a 3N-MOS transistor connected between a source and a drain between the second node and the third node, the third N-MOS transistor responding to the first input signal.

※ Note: The disclosure is based on the initial application.