Claims (15)
제1전원 레일과 제2전원 레일을 구비한 복수 전원 환경에서 ESD("정전 방전") 임펄스에 대해 보호 하기 위한 반도체 구조물에 있어서, 상기 제1 전원 레일과 상기 제2 전원 레일 사이에 접속된 레일간 ESD 보호 회로를 구비하되, 상기 레일간 ESD 보호 회로는 상기 제1전원 레일과 상기 제2 전원 레일의 전원 순서화(power sequencing)에 상관없이 상기 레일간 ESD 보호 회로를 통해 상기 제1전원 레일과 상기 제2전원 레일 사이의 전원 전류 흐름을 방지하게끔 전원 순서 독립적(power sequence independent)인 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.Claims 1. A semiconductor structure for protecting against ESD ("Electrostatic Discharge") impulses in a multiple power environment with a first power supply rail and a second power supply rail, the semiconductor structure comprising: Wherein the ESD protection circuit comprises an ESD protection circuit between the first power supply rail and the second power supply via ESD protection circuit between the first and second power rails, And power sequence independent to prevent power current flow between the second power rails. ≪ RTI ID = 0.0 > 18. < / RTI >
제1항에 있어서, 상기 레일간 ESD 보호 회로가 소오스, 드레인, 게이트, 및 웰을 구비한 제1 FET를 포함하되, 상기 소오스는 상기 제1전원 레일에 접속되고, 상기 게이트는 상기 제2전원 레일에 접속되고, 상기 드레인과 상기 웰은 전원 순서 독립적인 상기 레일간 ESD 보호 회로를 용이하게 하도록 공통접속된 것을 특징으로 하는 ESD임펄스 보호용 반도체 구조물.The method of claim 1, wherein the rail-to-rail ESD protection circuit comprises a first FET having a source, a drain, a gate, and a well, the source being connected to the first power rail, And said drain and said well are connected in common to facilitate said power rail-to-rail ESD protection circuitry.
제2항에 있어서, 상기 레일간 ESD 보호 회로가 웰, 제1전류 전달 단자, 및 제2전류 전달 단지를 구비한 트랜지스터를 더 포함하되, 상기 제1전원 레일과 상기 제2전원 레일 사이의 ESD 임펄스를 방전시키고 또한 전원 순서 독립적인 상기 레일간 ESD 보호 회로를 용이하게 하도록 상기 웰은 상기 제1 FET의 상기 공통접속된 드레인과 웰에 접속되고, 상기 제1 전류 전달 단자는 상기 제1전원 레일에 접속되고, 상기 제2전류 전달단자는 상기 제2전원 레일에 접속된 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.3. The ESD protection circuit of claim 2, wherein the rail-to-rail ESD protection circuit further comprises a transistor having a well, a first current transfer terminal, and a second current transfer complex, the ESD protection circuit between the first power rail and the second power rail Said wells being connected to said commonly connected drains and wells of said first FET for discharging impulses and for facilitating said rail-to-rail ESD protection circuitry independent of power supply order, said first current- And the second current transfer terminal is connected to the second power supply rail.
제1항에 있어서, 접지; 및 상기 제1 전원 레일과 상기 접지 사이에 설치된 전원 클램프 ESD 보호 회로를 더 포함하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.The method of claim 1 further comprising: grounding; And a power clamp ESD protection circuit disposed between the first power rail and the ground.
제4항에 있어서, 상기 전원 클램프 ESD 보호 회로는 제어가능한 방전 회로와 ESD 감지 회로를 포함하되, 상기 제어 가능한 방전 회로와 상기 ESD 감지 회로는 상기 제1전원 레일과 상기 접지 사이에 접속되고, 상기 제어가 능한 방전회로는 상기 ESD 감지 회로에 접속된 제어 입력부를 구비하고, 상기 ESD 감지 회로는 상기 제1전원 레일상에서 ESD 임펄스가 검출될 때에는 상기제어가능한 방전 회로의 동작을 용이하게 하고, 상기 제1전원 레일의 전원 업(power-up) 동안에는 상기 제어가능한 방전회로의 동작 차단을 용이하게 하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.5. The apparatus of claim 4, wherein the power clamp ESD protection circuit comprises a controllable discharge circuit and an ESD sensing circuit, the controllable discharge circuit and the ESD sensing circuit being connected between the first power supply rail and the ground, A controllable discharge circuit includes a control input connected to the ESD sensing circuit, the ESD sensing circuit facilitating operation of the controllable discharge circuit when an ESD impulse is detected on the first power supply rail, Wherein the controllable discharge circuit is interrupted during power-up of the first power rail. ≪ RTI ID = 0.0 > 15. < / RTI >
제5항에 있어서, 상기 레일간 ESD 보호 회로와 상기 전원 클램프 ESD 보호 회로의 상기 제어가능한 방전 회로 및 상기 ESD 감지 회로 각각들 사이에 개재되어 상기 레일간 ESD 보호 회로를 바이어스시켜 상기 전원 클램프 ESD 보호 회로의 ESD 소산을 향상시키는 제어 접속부를 더 포함하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.6. The method of claim 5, further comprising: interposing between the rail-to-rail ESD protection circuit and the controllable discharge circuit of the power clamp ESD protection circuit and the ESD sensing circuit to bias the rail- Further comprising a control connection to improve ESD dissipation of the circuit. ≪ RTI ID = 0.0 > < / RTI >
제6항에 있어서, 상기 제어가능한 방전 회로는 전류 전달 단자들, 게이트 및 웰을 구비한 제2 FET를 포함하고, 상기 전류 전달 단자는 상기 제1 전원 레일과 상기 접지 사이에 접속되고, 상기 게이트는 상기 제어 입력부를 통해 상기 제1 ESD 감지회로에 접속되어 이 회로로부터 작동 신호를 수신하고, 상기 웰은 상기 제어 접속부에 접속된 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.7. The device of claim 6, wherein the controllable discharge circuit comprises a second FET having current carrying terminals, a gate and a well, the current carrying terminal being connected between the first power supply rail and the ground, Is connected to the first ESD sense circuit via the control input to receive an activation signal from the circuit, and the well is connected to the control connection.
제6항에 있어서, 상기 ESD 감지 회로는 제1전류 전달 단자, 제2전류 전달 단자, 게이트, 및 웰을 구비한 제3FET를 포함하고, 상기 제1 전류 전달 단자는 상기 제1 전원 레일에 접속되고, 상기 제2 전류 전달 단자는 상기 접지에는 용량성으로 결합되며 상기 제어가능한 방전회로의 상기 제어 입력부에는 직접 결합되고, 상기 게이트는 상기 접지에 결합되고, 상기 웰은 상기 제어 접속부에 접속되어서, 상기 용량성 결합이 상기 제1 전원 레일에 가해진 ESD 임펄스를 포함하는 고주파 신호에 응답하여 상기 제어가능한 방전회로의 상기 작동을 용이하게 하고 상기 제1전원 레일의 전원 업(power-up)동안에는 상기 제어가능한 방전회로의 동작 차단을 용이하게 하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.7. The device of claim 6, wherein the ESD sensing circuit includes a third FET having a first current transfer terminal, a second current transfer terminal, a gate, and a well, the first current transfer terminal being connected to the first power rail Said second current transfer terminal being capacitively coupled to said ground and directly coupled to said control input of said controllable discharge circuit, said gate being coupled to said ground, said well being connected to said control connection, Wherein the capacitive coupling facilitates the operation of the controllable discharge circuit in response to a high frequency signal comprising an ESD impulse applied to the first power rail and during power up of the first power rail, Wherein the ESD protection circuit comprises: a protection circuit for protecting the ESD protection circuit;
제8항에 있어서, 상기 전원 클램프 ESD 보호 회로의 상기 용량성 결합은 커패시터와 반도체 접합 중 어느 하나를 포함하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.9. The semiconductor structure of claim 8, wherein the capacitive coupling of the power clamp ESD protection circuit comprises one of a capacitor and a semiconductor junction.
제6항에 있어서, 상기 전원 클램프 ESD 보호 회로는 제1전원 클램프 ESD 보호 회로를 포함하되, 상기 반도체 구조물은 상기 제2전원 레일과 상기 접지 사이에 접속된 제2 전원 클램프 ESD 보호 회로를 더 포함하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.7. The ESD protection circuit of claim 6, wherein the power clamp ESD protection circuit further comprises a first power clamp ESD protection circuit, the semiconductor structure further comprising a second power clamp ESD protection circuit connected between the second power rail and the ground Wherein the ESD impulse protection structure comprises:
제10항에 있어서, 상기 제어가능한 방전 회로는 제1제어가능한 방전 회로를 포함하고, 상기 ESD 감지 회로는 제1 ESD 감지 회로를 포함하며, 상기제2 전원 클램프 ESD 보호 회로는 제2 제어가능한 방전 회로와 제2 ESD 감지 회로를 포함하되, 상기 제2 제어가능한 방전 회로와 상기 제2 ESD 감지 회로는 상기 제2 전원 레일과 상기 접지 사이에 접속되고, 상기 제2 제어가능한 방전 회로는 상기 제2 ESD 감지회로에 접속된 제어 입력부를 구비하고, 상기 제2 ESD감지 회로는 상기 제2 전원 레일 상에서 ESD임펄스가 검출될 때에는 상기 제2 제어가능한 방전 회로의 작동을 용이하게 하고 상기 제2 전원 레일의 전원 업 동안에는 상기 제2 제어가능한 방전 회로의 동작 차단을 용이하게 하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.11. The apparatus of claim 10, wherein the controllable discharge circuit comprises a first controllable discharge circuit, the ESD sensing circuit comprises a first ESD sensing circuit, and the second power clamp ESD protection circuit comprises a second controllable discharge Circuit and a second ESD sensing circuit wherein the second controllable discharge circuit and the second ESD sensing circuit are connected between the second power supply rail and the ground and the second controllable discharge circuit is connected to the second Wherein the second ESD sensing circuit facilitates operation of the second controllable discharge circuit when an ESD impulse is detected on the second power supply rail and controls the operation of the second power supply rail And the second controllable discharge circuit is interrupted during the power-up period.
제11항에 있어서, 상기 제2 제어가능한 방전 회로는 전류 전달 단자들과 게이트를 구비한 제4 FET를 포함하며, 상기 전류 전달 단자들은 상기 제2 전원 레일과 상기 접지 사이에 접속되고, 상기 게이트는 상기 제2 ESD 감지 회로에 접속되어 이 회로로부터 동작 신호를 수신하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.12. The method of claim 11, wherein the second controllable discharge circuit comprises a fourth FET having current transfer terminals and a gate, the current transfer terminals being connected between the second power supply rail and the ground, Is connected to the second ESD sensing circuit and receives an operation signal from the second ESD sensing circuit.
제11항에 있어서, 상기 제2 ESD 감지 회로는 제1전류 전달 단자, 제2전류 전달단자, 게이트, 및 웰을 포함하는 제5 FET를 포함하고, 상기 제1전류 전달 단자는 상기 제2전원 레일에 접속되고, 상기 제2전류 전달 단자는 상기 접지에는 용량성으로 결합되고 상기 제2 제어가능한 방전 회로의 상기 게이트에는 직접 결합되고, 상기 제5 FET의 상기 게이트는 상기 접지에 결합되며, 상기 용량성 결합은 상기 제2 전원 레일 상에 가해지는 ESD 임펄스를 포함하는 고주파신호에 응답하여 상기 제2 제어가능한 방전 회로의 상기 동작을 용이하게 하고 상기 제2 전원 레일의 전원 업 동안에는 상기 제2 제어가능한 방전 회로의 동작 차단을 용이하게 하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.12. The integrated circuit of claim 11, wherein the second ESD sensing circuit includes a fifth FET including a first current transfer terminal, a second current transfer terminal, a gate, and a well, The second current transfer terminal is capacitively coupled to the ground and directly coupled to the gate of the second controllable discharge circuit and the gate of the fifth FET is coupled to the ground, The capacitive coupling facilitates the operation of the second controllable discharge circuit in response to a high frequency signal comprising an ESD impulse applied on the second power rail and during the power up of the second power rail, Wherein the ESD protection circuit comprises: a protection circuit for protecting the ESD protection circuit;
제13항에 있어서, 상기 제2 ESD 감지 회로의 상기 용량성 결합은 커패시터와 반도체 접합 중 어느 하나를 포함하는 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.14. The semiconductor structure of claim 13, wherein the capacitive coupling of the second ESD sensing circuit comprises either a capacitor or a semiconductor junction.
제1항에 있어서, 상기 제1전원 레일은 제1동작 전압을 포함하고, 상기 제2전원 레일은 제2동작 전압을 포함하며, 상기 제1동작 전압은 상기 제2동작 전압 보다 더 큰 것을 특징으로 하는 ESD 임펄스 보호용 반도체 구조물.The power supply of claim 1, wherein the first power supply rail includes a first operating voltage, the second power supply rail includes a second operating voltage, and the first operating voltage is greater than the second operating voltage The semiconductor structure for ESD impulse protection.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.