Claims (8)
주 기억장치와 기타 연산장치간의 데이타 처리속도차에 기인하는 시스템의 성능저하를 방지하는 데 사용되는 마이크로 프로세서용 캐쉬 메모리에 있어서, 상기 캐쉬 메모리는, 고속동작이 가능한 캐쉬 SRAM 메모리를 포함하며, 가상 기억매체로부터의 몰리 어드레스 신호의 발생시에 상기 캐쉬 SRAM 메모리와 상기 캐쉬 DRAM 메모리의 태그 적중을 순차적으로 체크하여 해당 데이타를 데이타 버스에 싣는 것을 특징으로 하는 개선된 마이크로 프로세서용 캐쉬 메모리 장치.A cache memory for a microprocessor used to prevent performance degradation of a system due to a data processing speed difference between a main memory device and another computing device, wherein the cache memory includes a cache SRAM memory capable of high speed operation, And a tag hit of the cache SRAM memory and the cache DRAM memory are sequentially checked upon loading of a Molly address signal from a storage medium and the corresponding data is loaded on a data bus.
제1항에 있어서, 상기 캐쉬 메모리는, 상기 캐쉬 SRAM 메모리와 상기 캐쉬 DRAM 메모리 모두에서 태그의 미스가 발생하는 경우 상기 데이타 버스를 통해 상기 물리 어드레스를 외부 메모리로 전달하는 것을 특징으로 하는 개선된 마이크로 프로세서용 캐쉬 메모리 장치.The microcomputer of claim 1, wherein the cache memory transfers the physical address to an external memory through the data bus when a tag miss occurs in both the cache SRAM memory and the cache DRAM memory. Cache memory device for the processor.
주 기억장치와 기타 연산장치간의 데이타 처리속도차에 기인하는 시스템의 성능저하를 방지하는 데 사용되는 마이크로 프로세서용 캐쉬 메모리에 있어서, 태그 SRAM과 캐쉬 SRAM으로 구성되어, 해당 프로그램의 수행전 또는 수행중에 데이타 버스를 통해 상기 주 기억장치로부터 소망하는 특정 데이타를 읽어 들여 저장하는 캐쉬 SRAM 메모리; 태그 DRAM과 캐쉬 DRAM으로 구성되어, 해당 프로그램의 수행전 또는 수행중에 상기 데이타 버스를 통해 상기 주 기억장치로부터 소망하는 특정 데이타를 읽어 들여 저장하는 캐쉬 DRAM 메로리; 가상 기억매체로부터 물리 어드레스 신호가 발생하면 이 발생된 물리 어드레스 신호를 이용해 상기 캐쉬 SRAM 태그를 비교하여 적중하면 상기 데이타 버스에 해당 데이타를 싣고, 적중하지 않으면 캐쉬 SRAM 미스 신호를 발생하는 제1제어로직; 및 상기 제1제어로직으로부터의 상기 캐쉬 SRAM 미스 신호에 의거하여 상기 물리 어드레스 신호를 이용해 상기 캐쉬 DRAM 태그를 비교하여 적중하면 다른 제어로직을 경융해 상기 데이타 버스에 해당 데이타를 싣고, 적중하지 않으면 캐쉬 DRAM 미스 신호를 발생하는 제2제어로직; 상기 제1 및 제2제어로직으로부터 상기 캐쉬 SRAM 미스 신호와 상기 캐쉬 DRAM 미스 신호가 발생하면 이 발생된 두 미스 신호에 의거하여 상기 데이타 버스를 통해 상기 가상 기억매체로부터의 상기 무리 어드레스를 외부 메모리로 전달하는 제3제어로직을 포함하는 것을 특징으로 하는 개선된 마이크로 프로세서용 캐쉬 메모리 장치.A microprocessor cache memory used to prevent performance degradation of a system due to data processing speed differences between main memory and other computing devices, comprising a tag SRAM and a cache SRAM, before or during execution of a corresponding program. A cache SRAM memory for reading and storing desired specific data from the main memory through a data bus; A cache DRAM memory comprising a tag DRAM and a cache DRAM and reading and storing desired specific data from the main memory through the data bus before or during execution of the corresponding program; The first control logic that compares the cache SRAM tag using the generated physical address signal when the physical address signal is generated from the virtual storage medium, loads the corresponding data on the data bus when the target is hit, and generates a cache SRAM miss signal when the target is not hit. ; And comparing the cache DRAM tag with the physical address signal based on the cache SRAM miss signal from the first control logic to load the corresponding data on the data bus with another control logic. A second control logic to generate a DRAM miss signal; When the cache SRAM miss signal and the cache DRAM miss signal are generated from the first and second control logics, the bunch address from the virtual storage medium is transferred to the external memory through the data bus based on the two miss signals generated. 3. An improved cache memory device for a microprocessor, comprising a third control logic for transmitting.
제3항에 있어서, 상기 제1 및 제2제어로직은 n개의 어드레스 라인에 상응하는 다단 접속된 n개의 트랜지스터를 포함하는 것을 특징으로 하는 개선된 마이크로 프로세서용 캐쉬 메모리 장치.4. The cache memory device of claim 3, wherein the first and second control logics comprise n transistors connected in multiple stages corresponding to n address lines.
제3항에 있어서, 상기 다른 제어로직은, 상기 캐쉬 DRAM 미스 신호를 입력하여 그 레벨을 반전시키는 반전수단과, 이 반전수단의 출력측에 다단 접속되어 n개의 데이타 라인에 상응하는 n개의 트랜지스터를 포함하는 것을 특징으로 하는 개선된 마이크로 프로세서용 캐쉬 메모리 장치.4. The apparatus of claim 3, wherein the other control logic includes inverting means for inputting the cache DRAM miss signal and inverting its level, and n transistors connected to the output side of the inverting means and corresponding to n data lines. Improved cache memory device for a microprocessor, characterized in that.
제5항에 있어서, 상기 레벨 반전수단은, 인버터인 것을 특징으로 하는 개선된 마이크로 프로세서용 캐쉬 메모리 장치.6. The cache memory device of claim 5, wherein the level inverting means is an inverter.
제3항에 있어서, 상기 제3제어로직은, 상기 캐쉬 SRAM 미스 신호가 일측 입력에 연결되고 상기 캐쉬 DRAM 미스 신호가 타측 입력에 연결된 오아 케이트와 , 이 오아 게이트의 출력측에 다단 접속되어 n개의 어드레스 라인에 상응하는 n개의 트랜지스터를 포함하는 것을 특징으로 하는 개선된 마이크로 프로세서용 캐쉬 메모리 장치.4. The third control logic of claim 3, wherein the third control logic comprises: an ore gate having the cache SRAM miss signal connected to one input and the cache DRAM miss signal connected to the other input; An improved cache memory device for a microprocessor, comprising n transistors corresponding to a line.
제4항내지 제7항 중 어느 한 항에 있어서, 상기 각 제어로직에 포함되는 각 트랜지스터는 전계효과 트랜지스터 인 것을 특징으로 하는 개선된 마이크로 프로세서용 캐쉬 메모리 장치.8. The cache memory device of any one of claims 4 to 7, wherein each transistor included in each control logic is a field effect transistor.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.