KR970012783A - Shorter test time semiconductor memory device - Google Patents

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KR970012783A
KR970012783A KR1019950026274A KR19950026274A KR970012783A KR 970012783 A KR970012783 A KR 970012783A KR 1019950026274 A KR1019950026274 A KR 1019950026274A KR 19950026274 A KR19950026274 A KR 19950026274A KR 970012783 A KR970012783 A KR 970012783A
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KR
South Korea
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row address
signal
latch unit
address latch
row
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Application number
KR1019950026274A
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Korean (ko)
Inventor
이재영
임형규
Original Assignee
김광호
삼성전자 주식회사
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 복수의 메모리셀 어레이들;' 로우 어드레스 버퍼; 상기 로우 어드레스 버퍼로부터 제공되는 로우 어드레스신호를 디코딩하여 상기 복수의 메모리셀 어레이들의 워드라인을 구동하는 로우 디코더를 구비하는 반도체 메모리 장치에 있어서, 로우 어드레스 버퍼는 로우 어드레스 스트로브 신호에 동기하여 외부의 어드레스신호를 입력하여 래치하는 어드레스 래치부; 어드레스 래치부의 제1출력신호를 래치하는 제1로우 어드레스 래치부; 어드레스 래치부의 제2출력신호를 래치하는 제2로우 어드레스 래치부; 모드선택신호에 응답하여 상기 제1로우 어드레스 래치부의 비반전 로우 어드레스 신호를 선택적으로 출력하는 제1출력 구동부; 및 모드선택신호에 응답하여 상기 제2로우 어드레스 래치부의 반전 로우 어드레스 신호를 선택적으로 출력하는 제2출력 구동부를 구비한다.The present invention relates to a semiconductor memory device, in particular a plurality of memory cell arrays; A row address buffer; 12. A semiconductor memory device having a row decoder for decoding a row address signal provided from the row address buffer to drive word lines of the plurality of memory cell arrays, wherein the row address buffer is an external address in synchronization with a row address strobe signal. An address latch unit for inputting and latching a signal; A first row address latch unit for latching a first output signal of the address latch unit; A second row address latch unit for latching a second output signal of the address latch unit; A first output driver selectively outputting a non-inverting row address signal of the first row address latch unit in response to a mode selection signal; And a second output driver for selectively outputting an inverted row address signal of the second row address latch unit in response to a mode selection signal.

따라서, 테스트 모드에서는 1리프레쉬 사이클에서 복수의 워드라인을 동시에 구동함으로써 테스트 시간을 단축시킬 수 있다.Therefore, in the test mode, the test time can be shortened by simultaneously driving a plurality of word lines in one refresh cycle.

Description

테스트 시간 단축형 반도체 메모리 장치Shorter test time semiconductor memory device

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제2도는 본 발명에 의한 테스트 시간 단축형 디램의 노말 및 번인 테스트 모드에서의 워드라인 구동상태를 나타낸 도면,2 is a diagram illustrating a word line driving state in a normal and burn-in test mode of a test time reduction DRAM according to the present invention;

제3도는 본 발명에 의한 디램의 테스트 시간 단축을 위한 로우 어드레스 버퍼의 구조를 나타낸 도면.3 is a diagram illustrating a structure of a row address buffer for shortening a test time of a DRAM according to the present invention.

Claims (1)

복수의 메모리셀 어레이들; 로우 어드레스 버퍼; 상기 로우 어드레스 버퍼로부터 제공되는 로우 어드레스신호를 디코딩하여 상기 복수의 메모리셀 어레이들의 워드라인을 구동하는 로우 디코더를 구비하는 반도체 메모리 장치에 있어서, 로우 어드레스 버퍼는 로우 어드레스 스트로브 신호에 동기하여 외부의 어드레스신호를 입력하여 래치하는 어드레스 래치부; 어드레스 래치부의 제1출력신호를 래치하는 제1로우 어드레스 래치부; 어드레스 래치부의 제2출력신호를 래치하는 제2로우 어드레스 래치부; 모드선택신호에 응답하여 상기 제1로우 어드레스 래치부의 비반전 로우 어드레스 신호를 선택적으로 출력하는 제1출력 구동부; 및 상기 모드선택신호에 응답하여 상기 제2로우 어드레스 래치부의 반전 로우 어드레스 신호를 선택적으로 출력하는 제2출력 구동부를 구비하여 노말 모드에서 제2로우 어드레스 신호와 제1로우 어드레스 신호를 상보적 레벨로 상기 로우 디코더에 제공되고 테스트 모드에서는 상기 제2 및 제1로우 어드레스 신호가 외부 어드레스에 무관하게 동일 레벨로 제공되도록 하여 테스트 모드에서는 복수개 어드라인이 동시에 선택되도록 하는 것을 특징으로 하는 테스트 시간 단축형 반도체 메모리 장치.A plurality of memory cell arrays; A row address buffer; 12. A semiconductor memory device having a row decoder for decoding a row address signal provided from the row address buffer to drive word lines of the plurality of memory cell arrays, wherein the row address buffer is an external address in synchronization with a row address strobe signal. An address latch unit for inputting and latching a signal; A first row address latch unit for latching a first output signal of the address latch unit; A second row address latch unit for latching a second output signal of the address latch unit; A first output driver selectively outputting a non-inverting row address signal of the first row address latch unit in response to a mode selection signal; And a second output driver for selectively outputting an inverted row address signal of the second row address latch unit in response to the mode selection signal, thereby bringing the second row address signal and the first row address signal to a complementary level in a normal mode. The semiconductor memory of claim 1, wherein the second decoder and the first row address signal are provided at the same level regardless of the external address in the test mode, so that a plurality of leads are simultaneously selected in the test mode. Device. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019950026274A 1995-08-24 1995-08-24 Shorter test time semiconductor memory device KR970012783A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100420427B1 (en) * 2001-01-04 2004-03-04 미쓰비시덴키 가부시키가이샤 Semiconductor memory device enabling reduction of test time period

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