KR970011754B1 - A method for fabricating semiconductor dram cells - Google Patents
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Abstract
Description
제1도는 전하저장전극용 마스크의 평면도.1 is a plan view of a mask for a charge storage electrode.
제2A도 내지 제2E도 및 제3A도 내지 제3E도는 본 발명에 의한 캐패시터의 전하저장전극을 제조하는 단계를 도시한 횡방향 및 종방향 단면도.2A to 2E and 3A to 3E are lateral and longitudinal cross-sectional views showing steps of manufacturing a charge storage electrode of a capacitor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 실리콘 기판2 : 필드 산화막1 silicon substrate 2 field oxide film
3 : 워드라인 4A 및 4B : 소오스 및 드레인 영역3: wordline 4A and 4B: source and drain regions
5 : 층간 절연막6 : 질화막5: interlayer insulating film 6: nitride film
7 : 제1언도프 폴리실리콘8 : 제1CVD 산화막7: first undoped polysilicon 8: first CVD oxide film
9 : 제2언도프 폴리실리콘10 : 제2CVD 산화막9: second undoped polysilicon 10: second CVD oxide film
11 : 콘택홀12 : 도프 폴리실리콘11 contact hole 12 dope polysilicon
13 : 제3언도프 폴리실리콘14,14a : 홈13: third undoped polysilicon 14,14a: groove
20 : 전하저장전극20: charge storage electrode
본 발명은 캐패시터의 전하저장전극을 제조하는 방법에 관한것으로, 특히 64M DRAM급 이상의 고집적 반도체에서 캐패시터의 고축적용량을 확보하기 위하여 유효표면적이 증대된 핀형(Fin Type) 전하저장전극을 형성할 때 1차로 폴리실리콘과 산화막의 식각선택비로 핀 구조를 만든다음 추가로 언도프 폴리실리콘(Undoped Polysilicon)과 도프 폴리실리콘(Doped Polysilicon)의 습식식각 선택비의 차이를 이용하여 핀의 길이를 길게 형성하므로써 장축 방향의 핀은 물론 단축방향에도 핀 날개를 형성할 수 있어 고집적 반도체 소자의 제한된 면적하에서 고축절용량을 얻을 수 있는 캐패시터의 핀형 전하저장전극을 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a charge storage electrode of a capacitor. In particular, when forming a fin type charge storage electrode having an increased effective surface area to secure a high storage capacity of a capacitor in a highly integrated semiconductor of 64M DRAM or more. First, the fin structure is formed by the etching selectivity of the polysilicon and the oxide layer, and then the fin length is formed by using the difference between the wet etching selectivity of the undoped polysilicon and the dope polysilicon. The present invention relates to a method of manufacturing a pin-type charge storage electrode of a capacitor capable of forming pin blades in a long axis direction as well as in a short axis direction to obtain a high storage capacity under a limited area of a highly integrated semiconductor device.
일반적으로 핀 구조는 반도체 소자의 셀 크기가 감소함에 따라 전하저장전극이 형성될 부위의 콘택홀 크기가 상대적으로 차지하는 비율이 크게 된다. 즉, 64M DRAM급 이상의 셀 크기에서는 전하저장전극의 단축 거리가 약 0.6㎛ 이하이고, 이때 콘택홀 크기는 0.5×0.5㎛이다. 결국 단축방향에 있어서 64M DRAM급 이상에서는 핀의 표면적 증가는 기대할 수 없다.In general, the fin structure has a relatively large proportion of the contact hole size of the portion where the charge storage electrode is to be formed as the cell size of the semiconductor device is reduced. That is, in the cell size of 64M DRAM or more, the short distance of the charge storage electrode is about 0.6 mu m or less, and the contact hole size is 0.5 x 0.5 mu m. As a result, the surface area of the pin cannot be expected to increase beyond 64M DRAM level in the shorter direction.
더우기 256M DRAM급 이상의 고집적 DRAM급에서는 전하저장전극 면적에 비해서 콘택홀이 차지하는 비율이 상대적으로 매우 크게 된다.In addition, in the highly integrated DRAM class of 256M DRAM or more, the ratio of the contact hole to the charge storage electrode area is relatively large.
따라서, 본 발명은 핀 구조의 전하저장전극을 갖는 고집적 반도체소자에서 상기 전하저장전극의 단축부분에도 길이가 긴 핀을 형성하여 제한된 면적하에서 유효표면적을 증대시켜 캐패시터의 축적용량을 증대시킬 수 있는 핀형 전하저장전극을 제조하는 방법을 제공함에 그 목적이 있다.Therefore, in the present invention, in the highly integrated semiconductor device having the charge storage electrode having a fin structure, a fin having a long length is formed on a short portion of the charge storage electrode to increase the effective surface area under a limited area, thereby increasing the storage capacity of the capacitor. It is an object of the present invention to provide a method for manufacturing a charge storage electrode.
이러한 목적을 달성하기 위한 본 발명의 전하저장전극 제조방법은 실리콘 기판(1)상에 필드 산화막(2), 워드라인(3), 소오스 영역(4A) 및 드레인 영역(4B)을 형성한 후 전체구조 상부에 층간 절연막(5)을 증착 평탄화하고, 그 상부에 질화막(6)을 형성한 상태에서, 제1언도프 폴리실리콘(7), 제1CVD 산화막(8), 제2언도프 폴리실리콘(9) 및 제2CVD 산화막(10)을 순차적으로 적층하고, 이후 전하저장전극 콘택 마스크를 이용한 식각공정으로 콘택홀(11)을 형성하는 단계와, 상기 단계로부터 콘택홀(11)을 포함한 전체구조 상부에 550℃ 이하의 저온에서 인-시투 공정으로 도프 폴리실리콘(12)을 증착하고, 그 상부에 제3언도프 폴리실리콘(13)을 증착하는 단계와, 상기 단계로부터 전하저장전극용 마스크를 이용한 식각공정으로 제3언도프 폴리실리콘(13), 도프 폴리실리콘(12), 제2CVD 산화막(10), 제2언도프 폴리실리콘(9), 제1CVD 산화막(8) 및 제1언도프 폴리실리콘(7)을 순차적으로 식각하여 패턴화하는 단계와, 상기 단계로부터 600~700℃의 온도범위에서 열처리하여 도프 폴리실리콘(12)내에 포함되어 있는 불순물을 활성화한 후, 상기 노출된 제1 및 제2CVD 산화막(8 및 10)을 습식식각용액으로 완전히 제거하여 1차로 핀 구조를 형성하는 단계와, 상기 단계로부터 폴리실리콘 습식식각용액으로 제1 및 2CVD 산화막(8 및 10)이 제거된 부분으로 노출된 도프 폴리실리콘(12)을 소정깊이로 선택식각하여 상기 1차 핀 구조보다 길이가 더 길어진 핀 구조를 형성하는 단계와, 상기 단계로부터 고온 열처리공정으로 도프 폴리실리콘(12)내의 불순물을 이웃하는 제1, 2 및 3언도프 폴리실리콘(7, 9 및 13)으로 확산시키거나 혹은 POCl3도핑공정으로 불순물을 주입하여 핀 구조의 전하저장전극(20)을 완성하는 단계로 이루어지는 것을 특징으로 한다.The method of manufacturing the charge storage electrode of the present invention for achieving the above object is formed after forming the field oxide film 2, the word line 3, the source region 4A and the drain region 4B on the silicon substrate (1) The first undoped polysilicon 7, the first CVD oxide film 8, and the second undoped polysilicon are formed while the interlayer insulating film 5 is deposited and planarized on the structure, and the nitride film 6 is formed thereon. 9) and sequentially depositing the second CVD oxide film 10, and then forming a contact hole 11 by an etching process using a charge storage electrode contact mask, and from above the upper part of the entire structure including the contact hole 11 Depositing the dope polysilicon 12 in an in-situ process at a low temperature of 550 ° C. or below, and depositing a third undoped polysilicon 13 thereon, and using the mask for the charge storage electrode therefrom. In the etching process, the third undoped polysilicon 13, the dope polysilicon 12, Sequentially etching and patterning the second CVD oxide film 10, the second undoped polysilicon 9, the first CVD oxide film 8, and the first undoped polysilicon 7; Heat treatment at a temperature range of ℃ to activate the impurities contained in the dope polysilicon 12, and then completely remove the exposed first and second CVD oxide film (8 and 10) with a wet etching solution to primarily remove the fin structure Forming and exposing the dope polysilicon 12 exposed to a portion from which the first and second CVD oxide films 8 and 10 are removed by a polysilicon wet etching solution to a predetermined depth, Forming a fin structure having a longer length, from which the impurities in the dope polysilicon 12 are diffused into the neighboring first, second and third undoped polysilicon 7, 9 and 13 or or POCl 3 as an impurity doping process The injection will be characterized in that comprising the step of completion of the charge storage electrode 20 of the fin structure.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 전하저장전극용 마스크(A)를 도시한 평면도이고, 제2A도 내지 제2E도 및 제3A도 내지 제3E도는 상기 제1도의 X-X 및 Y-Y선을 따라 절단한 경우의 본 발명에 의한 전하저장전극을 제조하는 단계를 도시한 횡방향 및 종방향 단면도로서, 제2A도는 실리콘 기판(1)상에 필드 산화막(2)을 형성하고, 워드라인(3), 소오스 영역(4A) 및 드레인 영역(4B)으로 된 트랜지스터를 형성한 후, 전체구조 상부에 층간 절연막(5)을 증착 평탄화하고, 그 상부에 질화막(6)을 형성한 상태에서, 제1언도프 폴리실리콘(7), 제1CVD 산화막(8), 제2언도프 폴리실리콘(9) 및 제2CVD 산화막(10)을 순차적으로 적층하고, 이후 콘택 마스크(도시않음)를 이용한 식각공정으로 전하저장전극이 접속되는 소오스 영역(4A)에 연통되도록 콘택홀(11)을 형성한 상태를 도시한 것이다.1 is a plan view showing a mask A for charge storage electrodes, and FIGS. 2A to 2E and 3A to 3E are cut along the lines XX and YY of FIG. 1 according to the present invention. In the lateral and longitudinal cross-sectional views showing the steps of manufacturing the charge storage electrode, FIG. 2A shows the formation of a field oxide film 2 on the silicon substrate 1, the word line 3, the source region 4A and the drain. After the transistor of the region 4B is formed, the first undoped polysilicon 7 and the first layer are formed in a state where the interlayer insulating film 5 is deposited and planarized on the entire structure, and the nitride film 6 is formed thereon. A source region 4A in which the 1CVD oxide film 8, the second undoped polysilicon 9, and the second CVD oxide film 10 are sequentially stacked, and then the charge storage electrode is connected by an etching process using a contact mask (not shown). ) Shows a state in which the contact hole 11 is formed to communicate with each other.
제3A도는 상기 제2A도와 동일한 공정으로 동시에 이루어진 것으로, 제1도의 Y-Y선을 따라 절단한 경우의 단면을 도시한 것이다.FIG. 3A is the same process as FIG. 2A, and shows the cross section at the time of cutting along the Y-Y line of FIG.
상기에서 제1 및 제2CVD 산화막(8 및 10)은 PSG막으로서 전체적인 전하저장전극의 토폴러지(Topology)를 고려하여 예를들어 1000~1500Å 정도 증착한다.In the above description, the first and second CVD oxide films 8 and 10 are deposited as, for example, 1000 to 1500 mV in consideration of the topology of the overall charge storage electrode as the PSG film.
제2B도 및 제3B도는 상기 콘태홀(11)을 포함한 전체구조 상부에 550℃ 이하에서 인-시투(In-Situ) 공정으로 불순물이 과포화 상태가된 도프 폴리실리콘(12)을 증착하고, 상기 도프 폴리실리콘(12) 상부에 제3언도프 폴리실리콘(13)을 증착하고, 상기 제1도의 전하저장전극용 마스크(A)를 이용한 식각공정으로 제3언도프 폴리실리콘(13), 도프 폴리실리콘(12), 제2CVD 산화막(10), 제2언도프 폴리실리콘(9), 제1CVD 산화막(8) 및 제1언도프 폴리실리콘(7)을 식각하여 패턴화한 상태를 도시한 것이다.2B and 3B illustrate dope polysilicon 12 having an impurity supersaturated in an In-Situ process at an temperature of 550 ° C. or lower on the entire structure including the hole 11. The third undoped polysilicon 13 is deposited on the dope polysilicon 12, and the third undoped polysilicon 13 and the dope poly are formed by an etching process using the mask A for charge storage electrode shown in FIG. The silicon 12, the second CVD oxide film 10, the second undoped polysilicon 9, the first CVD oxide film 8 and the first undoped polysilicon 7 are etched and patterned.
제2C도 및 제3C도는 600~700℃의 온도범위에서 30분~3시간 정도 열처리하여 도프 폴리실리콘(12)내에 포함되어 있는 불순물을 활성화시킨 후, 상기 노출된 제1 및 제2CVD 산화막(8 및 10)을 습식식각용액으로 완전히 제거하여 홈(14)을 형성한 상태를 도시한 것이다.2C and 3C are heat treated for about 30 minutes to 3 hours in the temperature range of 600 to 700 ° C to activate impurities contained in the dope polysilicon 12, and then the exposed first and second CVD oxide films 8 And 10) completely removes the wet etching solution to form the grooves 14.
상기 제2C도에 도시된 바와같이 장축 방향에서 홈(14)이 깊게 형성되어 핀 구조가 명확히 나타나지만, 제33C도에 도시된 바와같이 단축 방향에서는 홈(14)이 얕아 핀 구조가 거의 나타나지 않는다. 즉, 64M DRAM급 이상에서는 전하저장전극의 단축거리가 약 0.6㎛ 이하이고 콘택홀의 크기는 0.5×0.5㎛로 형성되기 때문에 핀에 의한 유효표면적의 증대는 거의 없다.As shown in FIG. 2C, the groove 14 is deeply formed in the long axis direction so that the fin structure is clearly shown, but as shown in FIG. 33C, the groove 14 is shallow in the short axis direction, so that the fin structure is hardly shown. That is, in the 64M DRAM class or more, since the short distance of the charge storage electrode is about 0.6 mu m or less and the contact hole size is 0.5 x 0.5 mu m, there is little increase in the effective surface area by the fin.
제2D도 및 제3D도는 도프 폴리실리콘과 언도프 폴리실리콘의 습식식각 선택비를 이용한 습식식각으로 홈(14)에서 노출된 도프 폴리실리콘(12)이 소정깊이로 선택 식각되어 깊이가 깊어진 홈(14A)을 형성한 상태를 도시한 것이다.2D and 3D are wet etching using wet etching selectivity of dope polysilicon and undoped polysilicon, and the dope polysilicon 12 exposed from the groove 14 is selectively etched to a predetermined depth to deepen the groove ( The state which formed 14A) is shown.
상기에서 장축방향을 도시한 제2D도의 핀의 길이도 제2C도의 핀 길이보다 더 길어져 전하저장전극의 유효표면적을 증대시킬 수 있을 뿐만 아니라, 단축방향을 도시한 제3D도에서도 핀 구조가 뚜렷이 나타나 전하저장전극의 유효표면적을 더욱 증대시킬 수 있다.The length of the fin of FIG. 2D showing the long axis direction is longer than the fin length of FIG. 2C to increase the effective surface area of the charge storage electrode, and the fin structure is also clearly seen in the 3D diagram of the short axis direction. The effective surface area of the charge storage electrode can be further increased.
한편, 상기 폴리실리콘 습식식각용액은 HNO3: CH3COOH : HF : DI로 이루어지는 화학용액의 조합비로 이루어진다.On the other hand, the polysilicon wet etching solution consists of a combination ratio of a chemical solution consisting of HNO 3 : CH 3 COOH: HF: DI.
제2E도 및 제3E도는 고온 열처리공정으로 도프 폴리실리콘(12)내의 불순물을 이웃하는 제1, 2 및 3언도프 폴리실리콘(7, 9 및 13)으로 확산시키거나 혹은 POCl3도핑공정으로 불순물을 주입하여 핀구조의 전하저장전극(20)을 완성한 상태를 도시한 것이다.2E and 3E show the impurities in the dope polysilicon 12 diffused into the neighboring first, second and third undoped polysilicon 7, 9 and 13 by a high temperature heat treatment process or by the POCl 3 doping process. Shows a state in which the charge storage electrode 20 of the fin structure is completed by injecting.
상술한 바와같이 본 발명의 전하저장전극은 산화막과 폴리실리콘의 선택식각비를 이용하여 최초 핀구조를 형성시키고, 도프 폴리실리콘과 언도프 폴리실리콘의 선택식각 특성을 갖는 습식식각 공정을 추가로 첨가시키므로써 장축방향의 핀을 길게 형성시킬 뿐만 아니라 작은 셀 크기와 상대적으로 큰 비중을 차지하는 콘택홀 크기 이외의 단축방향에 핀 날개를 형성시킬 수 있어 전하저장전극의 유효표면적을 극대화시킬 수 있다.As described above, the charge storage electrode of the present invention forms an initial fin structure by using the selective etching ratio of the oxide film and the polysilicon, and additionally adds a wet etching process having the selective etching characteristics of the dope polysilicon and the undoped polysilicon. As a result, pin fins can be formed in a short axis direction other than a small cell size and a contact hole size, which occupies a relatively large specific gravity, thereby maximizing the effective surface area of the charge storage electrode.
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