KR960042738A - Data transfer and word line control circuit of multiport memory - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

다이내믹 메모리 셀을 가지는 저장섹션과 저장섹션의 컬럼방향의 직렬포트를 구비하는 멀티포트 메모리에 관한 것이다.A multiport memory having a storage section having a dynamic memory cell and a serial port in the column direction of the storage section.

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

로우 어드레스 스트로브신호와 출력인에이블신호의 타이밍 마진에 제한을 받게 되는 것을 개선한다.Row address strobe signal And output enable signal Improved timing margins

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

다이내믹 메모리 셀과 데이타 전송 게이트와 각각 로우 및 컬럼으로 정의되는 비트라인 및 워드라인을 포함하는 저장섹션과, 저장섹션에서 컬럼방향의 데이타를 직렬 액세스하는 직렬포트와, 저장섹션의 데이타를 직렬포트로 전송하기 위한 데이타 전송 사이클에 있어서 저장섹션의 선택된 워드라인의 데이타를 데이타 전송 게이트신호에 의해 직렬포트로 전송시키는 수단을 구비한 멀티포트 메모리에 있어서, 로우 어드레스 스트로브신호의 인에이블에 응답하여 저장섹션의 하나의 워드라인을 선택하여 인에이블시키고 이후 출력인에이블신호의 액티브 시점으로부터 일정 지연후 워드라인을 디제이블시키는 워드라인 제어수단을 구비한다.A storage section including a dynamic memory cell and a data transfer gate, and bit lines and word lines defined as rows and columns, respectively, a serial port for serial access of column data in the storage section, and a serial port for data in the storage section. A multiport memory having means for transferring data of a selected word line of a storage section to a serial port by a data transfer gate signal in a data transfer cycle for transmission, the storage section responsive to enabling the row address strobe signal. Word line control means for selecting and enabling one word line and for disabling the word line after a predetermined delay from the active time point of the output enable signal.

4. 발명의 중요한 용도4. Important uses of the invention

티포트 메모리에 있어서 워드라인을 제어하는데 이용한다.It is used to control word lines in the teapot memory.

Description

멀티포트 메모리의 데이타 전송 및 워드라인 제어회로Data transfer and word line control circuit of multiport memory

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제6도는 본 발명에 따른 데이타 전송 및 워드라인 제어를 위한 로우 어드레스 스트로브신호 버퍼회로도, 제7도는 본 발명에 따른 전송모드신호 발생회로도.6 is a row address strobe signal buffer circuit for data transmission and word line control according to the present invention, and FIG. 7 is a transmission mode signal generating circuit diagram according to the present invention.

Claims (12)

다이내믹 메모리 셀과 데이타 전송 게이트와 각각 로우 및 컬럼으로 정의되는 비트라인 및 워드라인을 포함하는 저장섹션과, 상기 저장섹션에서 컬럼방향의 데이타를 직렬 액세스하는 직렬포트와, 상기 저장섹션의 데이타를 상기 직렬포트로 전송하기 위한 데이타 전송 사이클에 있어서 상기 저장섹션의 선택된 워드라인의 데이타를 데이타 전송 게이트신호에 의해 상기 직렬포트로 전송시키는 수단을 구비한 멀티포트 메모리에 있어서, 상기 로우 어드레스 스트로브신호의 인에이블에 응답하여 상기 저장섹션의 하나의 워드라인을 선택하여 인에이블시키고 이후 상기 출력인에이블신호의 액티브시점으로부터 일정 지연후 상기 워드라인을 디제이블시키는 워드라인 제어수단을 구비하는 것을 특징으로 하는 데이타 전송 및 워드라인 제어회로.A storage section including a dynamic memory cell and a data transfer gate, and bit lines and word lines defined as rows and columns, respectively, a serial port for serially accessing data in a column direction in the storage section, and data in the storage section. A multiport memory having means for transferring data of a selected word line of said storage section to said serial port by a data transfer gate signal in a data transfer cycle for transferring to a serial port. And a word line control means for selecting and enabling one word line of the storage section in response to the enable, and then disabling the word line after a predetermined delay from the active time of the output enable signal. Transmission and word line control circuits. 제1항에 있어서, 상기 워드라인 제어수단이, 상기 출력인에이블신호와 무관한 데이타 전송 사이클에 있어서는 상기 로우 어드레스 스트로브신호의 인에이블에 의해 상기 워드라인을 인에이블시키기 위한 마스터신호를 인에이블시킨후 상기 로우 어드레스 스트로브신호의 디제이블에 응답하여 상기 워드라인을 디제이블시키며, 상기 출력인에이블신호의 액티브에 의한 데이타 전송 사이클에 있어서는 상기 로우 어드레스 스트로브신호의 인에이블에 의해 상기 마스터신호를 인에이블시키고 래치한 다음에 상기 출력인에이블신호의 액티브에 의해 상기 데이타 전송 게이트신호를 인에이블시켜 상기 저장섹션의 선택된 워드라인의 데이타를 상기 직렬포트로 전송 완료하며, 상기 출력인에이블신호의 액티브시 상기 로우 어드레스 스트로브신호가 인에이블상태이면 상기 마스터신호를 인에이블상태로 유지시켜 상기 로우 어드레스 스트로브신호의 디제이블에 의해 상기 워드라인을 디제이블시키고 상기 로우 어드레스 스트로브신호가 프리챠지상태이면 상기 마스터신호를 디제이블시키는 것을 특징으로 하는 데이타 전송 및 워드라인 제어회로.The word line control means of claim 1, wherein the word line control means enables a master signal for enabling the word line by enabling the row address strobe signal in a data transfer cycle independent of the output enable signal. Afterwards, the word line is disabled in response to the row address strobe signal being disabled, and the master signal is enabled by enabling the row address strobe signal in a data transfer cycle in which the output enable signal is active. And after latching, enable the data transfer gate signal by activating the output enable signal to complete transfer of data of the selected word line of the storage section to the serial port, and upon activation of the output enable signal. When the row address strobe signal is in If it is enabled, the master signal is maintained in an enabled state, the word line is disabled by disabling the row address strobe signal, and the master signal is disabled when the row address strobe signal is in a precharge state. Data transmission and word line control circuits. 제2항에 있어서, 상기 워드라인 제어수단이, 상기 로우 어드레스 스트로브신호의 프리챠지 이후에 상기 출력인에이블신호의 액티브에 의해 상기 데이타 전송 게이트신호가 인에이블되어 데이타 전송이 이루어지도록 하는 제1경로와 상기 출력인에이블신호의 액티브에 의해 상기 워드라인을 디제이블시키는 제2경로가 모두 상기 출력인에이블신호의 액티브에 동기되며, 상기 제1경로의 지연보다 상기 제2경로의 지연을 항상 크게 설정하는 것을 특징으로 하는 데이터 전송및 워드라인 제어회로.3. The first path of claim 2, wherein the word line control means enables the data transfer gate signal to be enabled by the activation of the output enable signal after the precharge of the row address strobe signal to enable data transfer. And a second path for disabling the word line by activating the output enable signal are both synchronized with the active of the output enable signal, and always set the delay of the second path to be greater than the delay of the first path. And a data transmission and word line control circuit. 다이내믹 메모리 셀과 데이타 전송 게이트와 각각 로우 및 컬럼으로 정의되는 비트라인 및 워드라인을 포함하는 저장섹션과, 저장섹션에서 컬럼방향의 데이타를 직렬 액세스하는 직렬포트와, 상기 저장섹션의 데이타를 상기 직렬포트로 전송하기 위한 데이타 전송 사이클에 있어서 저장섹션의 선택된 워드라인의 데이타를 데이타 전송 게이트신호에 의해직렬포트로 전송시키는 수단을 구비한 멀티포트 메모리에 있어서, 로우 어드레스 스트로브신호의 인에이블에 의해 상기 워드라인을 인에이블시키기 위한 마스터신호를 인에이블시키고 래치한 다음에 출력인에이블신호의 액티브에 으해 데이타 전송 게이트신호를 인에이블시켜 상기 저장섹션의 선택된 워드라인의 데이타를 상기 직렬포트로 전송 완료하며, 상기 출력인에이블신호의 액티브시 상기 로우 어드레스 스트로브신호가 인에이블상태이면 상기 마스터신호를 인에이블상태로 유지시켜 상기 로우 어드레스 스트로브신호의 디제이블에 의해 상기 워드라인을 디제이블시키고 상기 로우 어드레스 스트로브신호가 프리챠지상태이면 상기 마스터신호를 디제이블시키는 워드라인 제어수단을 구비하는 것을 특징으로 하는 데이타 전송 및 워드라인 제어회로.A storage section including a dynamic memory cell and a data transfer gate and bit lines and word lines defined as rows and columns, respectively, a serial port for serially accessing data in a column direction in the storage section, and serializing the data in the storage section. A multiport memory having means for transferring data of a selected word line in a storage section to a serial port in a data transfer cycle for transferring to a port, wherein the enable of the row address strobe signal is enabled by the data transfer gate signal. Enable and latch the master signal to enable the word line, enable the data enable gate signal by activating the output enable signal, and transfer the data of the selected word line of the storage section to the serial port. Active phase of the output enable signal; If the row address strobe signal is enabled, the master signal is kept enabled. The word line is disabled by disabling the row address strobe signal. If the row address strobe signal is precharged, the master signal is deactivated. And data line and word line control means for disabling. 제4항에 있어서, 상기 워드라인 제어수단이, 상기 출력인에이블신호의 액티브에 의한 상기 데이타 전송 게이트신호 인에이블 경로의 지연이 항상 상기 출력인에이블신호의 액티브에 의한 상기 워드라인 디제이블 경로의 지연보다작도록 설정한 것을 특징으로 하는 데이타 전송 및 워드라인 제어회로.5. The word line disable path of claim 4, wherein the word line control means is configured such that a delay of the data transfer gate signal enable path due to the activation of the output enable signal is always caused by the activation of the output enable signal. A data transfer and word line control circuit, characterized in that it is set to be less than a delay. 제4항에 있어서, 상기 워드라인 제어수단이, 상기 출력인에이블신호의 액티브에 의해 상기 데이타 전송 게이트신호와 상기 워드라인을 디제이블시키는 내부신호가 동시에 발생되며 상기 데이타 전송게이트신호와 내부신호의 내부지연 차이로 상기 데이타 전송을 충분히 완료한 후 상기 워드라인을 디제이블시키는 타이밍 발생기를 구비하는 것을 특징으로 하는 데이타 전송 및 워드라인 제어회로.5. The method of claim 4, wherein the word line control means simultaneously generates an internal signal for disabling the data transfer gate signal and the word line by activating the output enable signal. And a timing generator for disabling the word line after sufficiently completing the data transfer due to an internal delay difference. 제5항 또는 제6항에 있어서, 상기 워드라인 제어수단이, 상기 로우 어드레스 스트로브신호를 버퍼링하는버퍼수단과, 상기 마스터신호를 일정 시간동안 지연시켜 상기 저장섹션으로부터 상기 직렬포트로 데이타를 전송하는 모드를 나타내기 위한 전송모드신호를 발생하는 전송모드신호 발생수단과, 상기 출력에이블신호를 일정 시간동안 지연시켜 동위상의 지연 출력인에이블신호를 발생하는 지연 출력인에이블신호 발생수단과, 상기 버퍼수단의 출력과 상기 전송모드신호 및 지연 출력인에이블신호에 따른 상태를 래치하는 제1래치수단과, 상기 버퍼수단의 출력과 상기 제1래치수단의 출력에 의한 래치상태에 따른 상기 마스터신호를 발생하는 제2래치수단을 구비하는 것을 특징으로 하는 데이타 전송 및 워드라인 제어회로.7. The apparatus of claim 5 or 6, wherein the word line control means comprises: buffer means for buffering the row address strobe signal, and delaying the master signal for a predetermined time to transfer data from the storage section to the serial port. Transmission mode signal generating means for generating a transmission mode signal for indicating a mode, delay output enable signal generating means for generating a delayed output enable signal in phase by delaying the output enable signal for a predetermined time, and the buffer means A first latch means for latching a state according to the output of the transmission mode signal and the delay mode enable signal, and generating the master signal according to a latch state of the output of the buffer means and the output of the first latch means. And a second latch means. 제7항에 있어서, 상기 제1래치수단이, 상기 전송모드신호와 상기 지연 출력인에이블신호와 상기 제1래치수단의 출력을 입력하는 3입력 낸드게이트(58)와, 상기 버퍼수단의 출력과 상기 낸드게이트(58)의 출력을 입력하고 출력이상기 제1래치수단의 출력으로서 상기 제2래치수단에 인가되는 동시에 상기 낸드게이트(58)에 입력되는 2입력 낸드게이트(62)를 구비하는 것을 특징으로 하는 데이타 전송 및 워드라인 제어회로.8. The method of claim 7, wherein the first latch means comprises: a three input NAND gate 58 for inputting the transmission mode signal, the delay output enable signal, and an output of the first latch means, an output of the buffer means, And a two-input NAND gate 62 which inputs the output of the NAND gate 58 and an output is applied to the second latch means as an output of the first latch means and simultaneously input to the NAND gate 58. Data transmission and word line control circuits. 제8항에 있어서, 상기 제2래치수단이, 상기 낸드게이트(62)의 출력과 상기 제2래치수단의 출력을 입력하는2입력 낸드게이트(64)와, 상기 버퍼수단의 출려과 상기 낸드게이트(64)의 출력을 입력하고 출력이 상기 제2래치수단의 출력인 상기 마스터신호로서 출력되는 동시에 상기 낸드게이트(64)에 입력되는 낸드게이트(66)를구비하는 것을 특징으로하는 데이타 전송 및 워드라인 제어회로.10. The NAND gate according to claim 8, wherein the second latch means comprises: a two-input NAND gate 64 for inputting an output of the NAND gate 62 and an output of the second latch means, a pull out of the buffer means and the NAND gate; A data transfer and a word, characterized in that it comprises an output of (64) and an output is output as the master signal which is the output of the second latch means and at the same time the NAND gate 66 input to the NAND gate 64 is provided. Line control circuit. 제5항 또는 제6항에 있어서, 상기 워드라인 제어수단이, 상기 로우 어드레스 스트로브신호를 버퍼링하는버퍼수단과, 상기 마스터신호를 일정 시간동안 지연시켜 상기 저장섹션으로부터 상기 직렬포트로 데이타를 전송하는 모드를 나타내기 위한 전송모드신호를 발생하는 전송모드신호 발생수단과, 상기 출력에이블신호를 일정 시간동안 지연시켜 동위상의 지연 출력인에이블신호를 발생하는 지연 출력인에이블신호 발생수단과, 상기 전송모드신호를 일정 시간동안 지연시켜 데이타 전송 사이클이 분할독출 전송모드임을 나타내기 위한 분할전송 모드신호를 발생하는 분할전송 모드신호 발생수단과, 연속되는 데이타 전송 사이클에서 상기 전송모드신호의 디제이블이 상기 분할독출 전송모드신호의 디제이블보다빠를 경우 상기 전송모드신호를 일정 시간동안 지연시키는 지연수단과, 상기 지연 출력인에이블신호와 상기분할전송 모드신호를 입력하여 상기 출력인에이블신호와 무관한 데이타 전송 사이클과 상기 출력인에이블신호의 액티브에의한 데이타 전송 사이클을 구분하는 노아게이트와, 상기 버퍼수단 및 지연수단의 출력과 상기 전송모드신호와 상기 노아게이트의 출력에 따른 상태를 래치하는 제1래치수단과, 상기 버퍼수단의 출력과 상기 제1래치수단의 출력에 의한 래치상태에 따른 상기 마스터신호를 발생하는 제2래치수단을 구비하는 것을 특징으로 하는 데이타 전송 및 워드라인 제어회로.7. The apparatus of claim 5 or 6, wherein the word line control means comprises: buffer means for buffering the row address strobe signal, and delaying the master signal for a predetermined time to transfer data from the storage section to the serial port. Transmission mode signal generating means for generating a transmission mode signal for indicating a mode, delayed output enable signal generating means for generating a delayed output enable signal in phase by delaying the output enable signal for a predetermined time, and the transmission mode A division transmission mode signal generating means for delaying a signal for a predetermined time to generate a division transmission mode signal for indicating that the data transmission cycle is a division read transmission mode, and disabling the transmission mode signal in a subsequent data transmission cycle. If it is faster than disable read transmission mode signal, the transmission mode signal is fixed. A delay means for delaying for a period of time and a data transfer cycle independent of the output enable signal and an active data transfer cycle of the output enable signal by inputting the delayed output enable signal and the divided transmission mode signal; A first latch means for latching a state in accordance with a noah gate, an output of the buffer means and a delay means, and a state corresponding to an output of the transfer mode signal and the noah gate; And second latch means for generating said master signal in response to a latch state. 제10항에 있어서, 상기 제1래치수단이, 상기 전송모드신호와 상기 노아게이트의 출력과 상기 제1래치수단의 출력을 입력하는 3입력 낸드게이트(58)와, 상기 버퍼수단 및 지연수단의 출력을 입력하는 오아게이트(60)와, 상기 낸드게이트(58)와 오아게이트(60)의 출력을 입력하고 출력이 상기 제1래치수단의 출력으로서 상기 제2래치수단에 인가되는 동시에 상기 낸드게이트(58)에 입력되는 2입력 낸드게이트(62)를 구비하는 것을 특징으로 하는 데이타 전송 및 워드라인 제어회로.11. The apparatus of claim 10, wherein the first latch means comprises: a three-input NAND gate 58 for inputting the transmission mode signal, the output of the noah gate and the output of the first latch means, and the buffer means and the delay means. Inputs an output of the OA gate 60 and the outputs of the NAND gate 58 and the OA gate 60, and an output is applied to the second latch means as an output of the first latch means and at the same time the NAND gate And a two-input NAND gate 62 input to (58). 제11항에 있어서, 상기 제2래치수단이, 상기 낸드게이트(62)의 출력과 상기 제2래치수단의 출력을 입력하는 2입력 낸드게이트(64)와, 상기 버퍼수단의 출력과 상기 낸드게이트(64)의 출력을 입력하고 출력이 상기 제2래치수단의출력인 상기 마스터신호로서 출력되는 동시에 상기 낸드게이트(64)에 입력되는 낸드게이트(66)를 구비하는 것을 특징으로하는 데이타 전송 및 워드라인 제어회로.12. The NAND gate according to claim 11, wherein the second latch means comprises: a two input NAND gate 64 for inputting an output of the NAND gate 62 and an output of the second latch means, an output of the buffer means and the NAND gate; And a NAND gate 66 inputted to the NAND gate 64 while being output as the master signal which is an output of the second latch means. Line control circuit. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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