Claims (8)
목표물체를 탐지하는 안테나의 탐지신호를 입력하고, 상기 탐지신호에서 송신주파수를 제거해서 제1출력단자로 출력하고, 상기 제1출력단자의 출력신호를 90° 지연해서 제2출력단자로 출력하는 수신수단과; 상기 수신수단의 출력단자에 접속하고, 상기 수신수단의 제1,2출력신호를 디지탈신호로 변환하는 제1,2아날로그/디지탈변환수단과; 일정주기(20ms) 마다 입력되는 송신주파수데이타(ft)와, 이동수단의 상대속도데이타(Vr) 및 펄스주기데이타(PRT)를 이용하여 △θn값(4πVrftPRT/C)을 산출하고, 상기 일정주기(20ms)동안 PRT 펄스 발생시에 △θn값에 기인한 sin△θ값, cos△θ값, sin2△θ값, cos2△θ값을 출력하는 연산수단과; 상기 제1,2아날로그/디지탈변환수단의 출력단자와 상기 연산수단의 출력단자에 각각 접속하고, 상기 연산수단에서 출력하는 데이타를 이용하여, 상기 제1,2아날로그/디지탈 변환수단의 출력신호에서 이동수단에 의해 발생된 속도 도플러를 제거하는 속도보상수단으로 구성함을 특징으로 하는 레이더의 속도보상회로.Inputting a detection signal of an antenna for detecting a target object, removing the transmission frequency from the detection signal, outputting the signal to the first output terminal, delaying the output signal of the first output terminal by 90 °, and outputting the output signal to the second output terminal; Receiving means; First and second analog / digital conversion means connected to an output terminal of the receiving means and converting the first and second output signals of the receiving means into a digital signal; Δθn value (4πVrftPRT / C) is calculated by using the transmission frequency data ft input for every 20ms, the relative speed data Vr and the pulse period data PRT of the moving means, and the constant period Computing means for outputting a sin?? Value, a cos?? Value, a sin 2?? Value, and a cos 2?? Value attributable to?? Connected to an output terminal of the first and second analog / digital conversion means and an output terminal of the arithmetic means, and using the data output from the arithmetic means, And a speed compensating means for removing a speed Doppler generated by the moving means.
제1항에 있어서, 상기 연산수단은, 마이크로컴퓨터임을 특징으로 하는 레이더의 속도보상회로.The radar speed compensating circuit according to claim 1, wherein said calculating means is a microcomputer.
제2항에 있어서, 상기 연산수단의 sin△θ값은, 현 △θn값에서 △θn-1을 감산해서 차신호(θ)을 산출하고, 상기 차신호(θ)에 PRT 펄스 발생 횟수를 승산하고, 상기 승산된 값에 현 △θn값을 가산하여 산출함을 특징으로 하는 레이더의 속도보상회로.The sinΔθ value of the calculating means is calculated by subtracting Δθn−1 from the current Δθn value to calculate the difference signal θ, and multiplying the difference signal θ by the number of occurrences of PRT pulses. And calculating the current value by adding the current value of Δθn to the multiplied value.
제2항에 있어서; 상기 연산수단의 cos△θ값은, 현 △θn값에서 △θn-1을 감산해서 차신호(θ)를 산출하고, 상기 차신호(θ)에 PRT 펄스 발생 횟수를 승산하고, 상기 승산된 값에 현 △θn값을 가산하여 산출함을 특징으로 하는 레이더의 속도보상회로.The method of claim 2; The cosΔθ value of the calculating means calculates the difference signal θ by subtracting Δθn-1 from the current Δθn value, multiplies the difference signal θ by the number of occurrences of PRT pulses, and multiplies the multiplied value. A radar speed compensating circuit comprising: calculating the current value?
제2항에 있어서, 상기 연산수단의 sin2△θ값은, 현 △θn값에서 △θn-1을 감산해서 차신호(θ)를 산출하고, 상기 차신호(θ)에 PRT 펄스 발생 횟수를 승산하고, 상기 승산된 값에 현 △θn값과 △θn-1값을 가산하여 산출함을 특징으로 하는 레이더의 속도보상회로.The sin2Δθ value of the calculating means calculates the difference signal θ by subtracting Δθn-1 from the current Δθn value, and multiplies the difference signal θ by the number of occurrences of PRT pulses. And calculating the current value by adding the current Δθn value and Δθn−1 value to the multiplied value.
제2항에 있어서, 상기 연산수단의 cos2△θ값은, 현 △θn값에서 △θn-1을 감산해서 차신호(θ)를 산출하고, 상기 차신호(θ)에 PRT 펄스 발생 횟수를 승산하고, 상기 승산된 값에 현 △θn값과 △θn-1값을 가산하여 산출함을 특징으로 하는 레이더의 속도보상회로.The cos2Δθ value of the calculating means calculates the difference signal θ by subtracting Δθn-1 from the current Δθn value, and multiplies the difference signal θ by the number of occurrences of PRT pulses. And calculating the current value by adding the current Δθn value and Δθn−1 value to the multiplied value.
제2항에 있어서; 상기 수신수단은, 상기 안테나의 탐지신호와 송신주파수를 믹싱하는 믹서와; 상기 믹서의 출력신호를 90° 지연하는 지연부를 포함함을 특징으로 하는 레이더의 속도보상회로.The method of claim 2; The receiving means includes: a mixer for mixing a detection signal and a transmission frequency of the antenna; And a delay unit for delaying the output signal of the mixer by 90 °.
제7항에 있어서; 상기 속도보상수단은, 상기 제1,2아날로그/디지탈변환수단의 출력신호를 1차 지연하는 제1,2지연수단(260,262)과; 상기 제1,2지연수단의 출력신호를 2차 지연하는 제3,4지연수단(261,263)과; 상기 제1아날로그/디지탈변환수단(210)의 출력신호와, 상기 연산수단의 출력신호 cos2△θ값을 믹싱하는 제1믹서(230)와; 상기 제2아날로그/디지탈변환수단(215)의 출력신호와 상기 연산수단의 출력신호 sin2△θ값을 믹싱하는 제2믹서(234)와; 상기 제1.2믹서의 출력을 가산하는 제1가산기(240)와; 상기 제1가산기의 출력신호와 상기 제3지연수단의 출력신호를 가산하는 제2가산기(241)와; 상기 제2가산기(241)의 출력신호를 2로 제산하는 제산기(250)와; 상기 제1지연수단의 출력신호와 상기 연산수단의 출력신호 cos△θ값을 믹싱하는 제3믹서(232)와; 상기 제2지연수단의 출력신호와 상기 연산수단의 출력신호 sin△θ값을 믹싱하는 제4믹서와(236); 상기 제3,4믹서의 출력신호를 가산하는 제3가산기(242)와; 상기 제3가산기의 출력신호와 제산기의 출력신호에서 차신호를 산출하는 제1비교기(243)를 포함하여 구성되어, 상기 제1비교기의 출력신호에 의해서 이동수단의 속도 도폴러 신호가 보상된 제1출력신호(I 신호)를 출력하고, 상기 제1아날로그/디지탈변환기의 출력신호와 상기 연산수단의 출력신호 sin2△θ값을 믹싱하는 제5믹서(231)와; 상기 제2아날로그/디지탈변환기의 출력신호와 상기 연산수단의 출력신호 cos2△θ값을 믹싱하는 제6믹서(235)와; 상기 제5믹서와 제6믹서의 출력신호에서 차신호를 산출하는 제2비교기(244)와; 상기 제2비교기와 제4지연수단의 출력신호를 가산하는 제4가산기(245)와; 상기 제1지연수단의 출력신호와 연산장치의 출력신호 sin△θ값을 믹싱하는 제7믹서(233)와; 상기 제2지연수단의 출력신호와 연산장치의 출력신호 cos△θ값을 믹싱하는 제8믹서(237)와; 상기 제7믹서와 제8믹서의 출력신호에서 차신호를 산출하는 제3비교기(247)와; 상기 제3비교기의 출력신호와 상기 제4가산기의 출력신호에서 차신호를 산출하는 제4비교기(246)를 포함하여 구성되어, 상기 제4비교기의 출력신호에 의해서 이동수단의 속도 도플러신호가 보상된 제2출력신호(Q신호)를 출력함을 특징으로하는 레이더의 속도보상회로.The method of claim 7; The speed compensation means includes: first and second delay means (260, 262) for firstly delaying an output signal of the first and second analog / digital conversion means; Third and fourth delay means (261, 263) for second-delaying the output signal of the first and second delay means; A first mixer (230) for mixing the output signal of the first analog / digital conversion means (210) and the output signal cos2Δθ value of the calculation means; A second mixer 234 for mixing the output signal of the second analog / digital conversion means 215 and the output signal sin2Δθ value of the calculation means; A first adder (240) for adding the output of the 1.2 mixer; A second adder (241) for adding the output signal of the first adder and the output signal of the third delay means; A divider 250 for dividing the output signal of the second adder 241 by two; A third mixer 232 for mixing the output signal of the first delay means and the output signal cosΔθ value of the calculation means; A fourth mixer 236 for mixing the output signal of the second delay means and the output signal sin Δθ value of the calculation means; A third adder 242 for adding output signals of the third and fourth mixers; And a first comparator 243 for calculating a difference signal from the output signal of the third adder and the output signal of the divider, wherein the speed doppler signal of the moving means is compensated by the output signal of the first comparator. A fifth mixer 231 for outputting a first output signal (I signal) and mixing an output signal of the first analog / digital converter and an output signal sin2Δθ value of the calculation means; A sixth mixer 235 for mixing the output signal of the second analog / digital converter and the output signal cos2Δθ value of the calculation means; A second comparator 244 for calculating a difference signal from the output signals of the fifth and sixth mixers; A fourth adder 245 for adding output signals of the second comparator and the fourth delay means; A seventh mixer 233 for mixing the output signal of the first delay means and the output signal sin Δθ value of the computing device; An eighth mixer 237 for mixing the output signal of the second delay means and the output signal cosΔθ value of the computing device; A third comparator 247 for calculating a difference signal from the output signals of the seventh and eighth mixers; And a fourth comparator 246 for calculating a difference signal from the output signal of the third comparator and the output signal of the fourth adder, wherein the speed Doppler signal of the moving means is compensated by the output signal of the fourth comparator. And a second output signal (Q signal) of the radar speed compensation circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.