KR960014469B1 - Method of manufacturing nonvolatile semiconductor memory device - Google Patents

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Abstract

The method of manufacturing non-volatile semiconductor memory device comprises the steps of : forming a field oxide island(11) in matrix form to prevent punch-through; forming a buried bit line(13) by ion-injecting of impurity into the semiconductor substrate using a photoresist mask(12); forming an insulating film(14) on the top of the buried bit line(13); forming a gate insulating film(15) on the channel region of a cell; forming a floating gate line(16) on the gate insulating film(15) by patterning a conductive layer; forming an insulating film(17) covering the entire surface of the floating gate line(16); and forming a control gate line(20) perpendicular to the floating gate line(16) by patterning the conductive layer.

Description

불휘발성 반도체 메모리 장치의 제조방법Method of manufacturing nonvolatile semiconductor memory device

제1도 및 제2도는 종래의 EEPORM셀 어레이의 평면구조 및 단면구조를 각각 나타낸 도면.1 and 2 are a plan view and a cross-sectional view of a conventional EEPORM cell array, respectively.

제3도는 본 발명의 EEPORM셀 어레이의 제조방법을 공정순서에 따라 도시한 평면도.3 is a plan view showing a method of manufacturing an EEPORM cell array of the present invention according to a process sequence.

제4도는 본 발명의 EEPORM셀 어레이의 단면구조도.4 is a cross-sectional view of the EEPORM cell array of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 필드산화막아일랜드 12 : 포토레지스트 마스크11 field oxide film 12 photoresist mask

13 : 메몰 비트라인 14 : 산화막13: mem bit line 14: oxide film

15 : 게이트 절연막 16 : 플로팅 게이트라인15 gate insulating film 16 floating gate line

17 : 절연층 20 : 콘트롤 게이트라인17 insulation layer 20 control gate line

본 발명은 불휘발성 반도체 메모리장치의 제조방법에 관한 것으로, 특히 플래쉬 EEPROM(Flash EEPROM)의 집적도를 높이도록 한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a nonvolatile semiconductor memory device, and in particular, to increase the degree of integration of a flash EEPROM.

종래 플래쉬 EEPROM 또는 EPROM의 셀 크기를 줄이기 위한 방법으로서 매비트마다 콘택을 형성하지 않고 비트라인으로 n+메몰비트라인을 사용하여 16비트 또는 32비트당 하나의 콘택을 형성함으로써 쎌 영역을 감소시키는 방법이 있었다.A method for reducing the cell size of a conventional flash EEPROM or EPROM, which reduces the number of regions by forming one contact per 16-bit or 32-bit using n + membitline as a bitline without forming a contact every bit. There was this.

인텔사가 상기와 같은 개념을 이용하여 1981년에 특허출원한 미합중국 특허 제 4,267,632호에 개시된 내용을 제1도 및 제2도를 참조하여 설명하면 다음과 같다.Referring to FIG. 1 and FIG. 2, the contents disclosed in U.S. Patent No. 4,267,632, which was filed in 1981 by Intel, is as follows.

제1도는 인텔사의 콘택테스 버츄얼 그라운드 셀(Contactless Virtual Ground Cell) 어레이의 평면구조를 도시한 것으고, 제2도는 제1도의 I-I'선으로 잘랐을 때의 단면구조도를 도시한 것이다.FIG. 1 shows a planar structure of Intel's Contactless Virtual Ground Cell array, and FIG. 2 shows a cross-sectional view when cut along the line I-I 'of FIG.

상기 셀구조는 먼저, 플로팅 게이트라인(11)을 형성한 후, 이 플로팅게이트라인(1)에 셀프 얼라인 되도록 하여 이온주입을 행함으로써 n+형 메몰 비트라인(2)을 형성하고, 이어서 콘트롤 게이트라인(3)을 형성한 다음 셀간의 펀치쓰루(Punchthrough)를 방지하기 위해 필드스톱확산(Field Stop diffusion) 영역 또는 필드산화막(4)을 형성함으로써 이루어진다.In the cell structure, first, the floating gate line 11 is formed, and then the ion gate is implanted by self-aligning the floating gate line 1 to form an n + type memory bit line 2, and then the control is performed. The gate line 3 is formed and then formed by forming a field stop diffusion region or a field oxide film 4 in order to prevent punchthrough between cells.

상기 셀구조에서 셀의 채널(제1도 A영역)길이는 플로팅게이트라인(1)의 폭과 메몰비트라인(2) 형성을 위해 주입된 불순물이온(Dopant)의 측면확산(Lateral Diffusion)에 의해 결정되며, 셀의 채널폭은 콘트롤 게이트라인(3)의 폭과 제1도의 c영역에 행해진 필드 이온주입에 의한 불순물의 A영역(채널영역)으로의 측면확산 또는 c영역에 행해진 필드산화막의 A영역(채널영역)으로의 측면잠식(Lateral encroachment)에 의해 결정된다.In the cell structure, the length of the channel (region A) of the cell is determined by the width of the floating gate line 1 and the side diffusion of the impurity ions implanted to form the membit line 2. The channel width of the cell is determined by the width of the control gate line 3 and the side diffusion of impurities into the A region (channel region) by field ion implantation performed in the region c of FIG. Determined by Lateral Encroachment to the Region (Channel Region).

이와 같이 종래의 EEPROM셀의 채널길이와 폭은 각각 플로팅 게이트라인과 콘트롤 게이트라인의 폭에 따라 결정되므로 채널길이와 프로팅 게이트라인의 폭을 각각 독립적으로 최적화시킬 수 없고, 채널폭과 콘트롤 게이트폭도 또한 각각 독립적으로 최적화시킬 수 없기 때문에 셀의 디자인에 많은 제약을 주게되어 결국 EEPROM의 집적화에 장애가 되는 문제가 있다.As such, since the channel length and width of the conventional EEPROM cell are determined by the widths of the floating gate lines and the control gate lines, the channel lengths and the widths of the floating gate lines cannot be optimized independently. In addition, since they can not be optimized independently of each other, there are many restrictions on the design of the cell, and thus there is a problem that the integration of the EEPROM becomes an obstacle.

본 발명은 상술한 문제럴 해결하기 위한 것으로, 셀의 채널길이와 폭을 플로팅 게이트라인 및 콘트롤게이트 라인의 폭과 관계없이 독립적으로 결정하여 최적화시킬 수 있는 EEPROM셀의 제조방법을 제공하는 것을 그 목적으로 한다.Disclosure of Invention The present invention has been made to solve the above problem, and an object of the present invention is to provide a method for manufacturing an EEPROM cell that can independently determine and optimize a channel length and width of a cell independently of the widths of floating gate lines and control gate lines. It is done.

상기 목적을 달성하기 위해 본 발명의 불휘발성 반도체 메모리장치 제조방법은 반도체 기판상의 소정영역에 셀어레이의 셀과 셀간의 펀치쓰루방지를 위한 필드산화막 아일랜드(11)를 매트릭스 형태로 형성하는 공정과, 소정의 포토레지스트 마스크(12)를 이용하여 상기 반도체기판 소정영역에 불순물을 이온주입하여 메몰비트라인(13)을 형성하는 공정, 상기 메몰비트라인(13) 상부에 절연막(14)을 형성하는 공정, 셀의 채널영역상에 게이트절연막(15)을 형성하는 공정, 결과물 전면에 도전층을 형성한 후 패터닝하여 상기 채널영역상에 게이트절연막(15)을 형성하는 공정, 결과를 전면에 도전층을 형성한 후 패터닝하여 상기 채널영역상의 게이트절연막(15)상에 플로팅게이트라인(16)을 형성하는 공정, 상기 플로팅게이트라인(16) 전 표면을 덮는 절연층(17)을 형성하는 공정, 및 결과물 전면에 도전층을 형성한 후 패터닝하여 상기 플로팅게이트라인(16)과 직교하는 콘트롤게이트라인(20)을 형성하는 공정이 구비된 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a nonvolatile semiconductor memory device of the present invention comprises the steps of forming a field oxide island (11) in a matrix form to prevent punch through between cells of a cell array in a predetermined region on a semiconductor substrate; Implanting impurities into a predetermined region of the semiconductor substrate using a predetermined photoresist mask 12 to form a recessed bit line 13, and forming an insulating layer 14 on the recessed bit line 13. Forming a gate insulating film 15 on the channel region of the cell, forming a conductive layer on the entire surface of the resultant, and then patterning the gate insulating film 15 on the channel region. Forming and patterning the floating gate line 16 on the gate insulating film 15 on the channel region. The insulating layer 17 covering the entire surface of the floating gate line 16 is formed. By patterning after forming a conductive layer on the front St. process, and the result that is characterized in that the step of forming the floating gate line 16 perpendicular to the control gate line 20, which comprises a.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제3도는 본 발명은 EEPROM셀 어레이의 제조방법을 공정순서에 따라 도시한 평면도이고, 제4도는 본 발명의 방법에 의해 완성된 EEPROM셀 어레이의 부분적인 단면구조로서 제3도(d)의 I∼I'으로 잘랐을때의 단면도인바, 제3도 및 제4도를 참조하여 본 발명을 설명하면 다음과 같다.FIG. 3 is a plan view showing the manufacturing method of the EEPROM cell array according to the process sequence. FIG. 4 is a partial cross-sectional structure of the EEPROM cell array completed by the method of the present invention. When the present invention is described with reference to FIG. 3 and FIG.

먼저, 제3도(a)에 도시된 바와 같이 셀 어레이의 셀과 셀사이의 펀치쓰루(Punch-through) 방지를 위한 필드산화막(11)을 어레이의 소정부분에 아일랜드(Island)형태로 형성한다. 이때, 상기 필드산화막 아일랜드는 필드산화 공정에 의한 열산화막 대신 CVD 산화막을 증착하여 형성하거나 또는 아일랜드가 형성될 반도체기판 영역에 트렌치를 형성하고, 산화막이나 질화막과 같은 절연물질로 트랜치를 매립하여 셀과 셀간의 펀치쓰루 방지층으로 사용할 수도 있다. 이때, 트렌치를 이용할 경우 셀크기를 더욱 감소시킬 수 있게 된다. 이어서 제3도(b)에 도시된 바와 같은 소정의 포토레지스트패턴(12)을 마스크로 하여 이온주입을 행함으로써상기 인접한 필드산화막 아일랜드(11) 사이의 영역에 매몰 n+형 비트라인(13)을 형성한다.First, as shown in FIG. 3A, a field oxide film 11 for preventing punch-through between cells of a cell array is formed in a predetermined portion of the array in an island form. . In this case, the field oxide island may be formed by depositing a CVD oxide film instead of a thermal oxidation film by a field oxidation process, or may form a trench in a semiconductor substrate region where the island is to be formed, and fill a trench with an insulating material such as an oxide film or a nitride film. It can also be used as a punch-through prevention layer between cells. In this case, when the trench is used, the cell size can be further reduced. Subsequently, ion implantation is performed using a predetermined photoresist pattern 12 as a mask as shown in FIG. 3 (b) to bury the n + type bit line 13 in the region between the adjacent field oxide layer islands 11. To form.

이어서 상기 매몰비트라인(13)이 형성된 기판과 후속공정에서 형성될 콘트롤 게이트라인과의 절연을 위한 절연막을 형성하기 위해 열산화 공정을 이용하여 500∼3000Å 정도 두께의 두꺼운 산화막을 성장시킨 다음 포토레지스트 마스크를 이용하여 셀의 채널영역상에 형성된 상기 산화막을 제거하거나 또는 상기 두꺼운 산화막을 성장시킨 다음 포토레지스트 마스크를 이용하지 않고 전면을 건식식각 또는 습식식가가여 채널영역상의 산화막을 제거하여 상기 메몰 n+비트라인(11)상에만 선택적으로 산화막(14)을 남긴 후 채널영역 소정부분에 게이트 산화막(15)을 100∼300Å 두께로 형성한다(제4도 참조).Subsequently, a thick oxide film having a thickness of about 500 to 3000 Å is grown by using a thermal oxidation process to form an insulating film for insulation between the substrate having the buried bit line 13 formed thereon and the control gate line to be formed in a subsequent process. using a mask to remove the oxide film formed on the channel region of the cell or to the front in which the growth of the thick oxide film, and then without the use of a photoresist mask to remove the dry etching process or a wet Food Street oxide film on the gayeo channel region of the memol n + After selectively leaving the oxide film 14 only on the bit line 11, the gate oxide film 15 is formed in a predetermined portion of the channel region to a thickness of 100 to 300 占 퐉 (see Fig. 4).

다음에 제3도(c)에 도시된 바와 같이 상기 결과물 전면에 플로팅 게이트라인 형성을 위한 도전층으로서 인시류(In-Situ) 도핑된 비정실 실리콘 또는 폴리실리콘을 증착하거나 비정질실리콘 또는 폴리실리콘을 증착하고 이온주입에 의해 불순물을 도핑하여 플로팅게이트라인 형성을 위한 도전층을 형성한 후, 소정의 포토레지스트 패턴을 이용하여 패터닝하여 플로팅게이트라인(16)을 형성한다. 이어서 플로팅게이트라인(16) 상부에 후속공정에서 형성될 콘트롤게이트라인과의 절연을 위한 절연층으로서 ONO(Oxide-nitride-oxide)(17)를 형성한다.(제4도 참조).Next, as shown in FIG. 3C, an in-situ doped amorphous silicon or polysilicon is deposited as a conductive layer for forming a floating gate line on the entire surface of the resultant material, or amorphous silicon or polysilicon is deposited. After depositing and doping the impurities by ion implantation to form a conductive layer for forming the floating gate line, the floating gate line 16 is formed by patterning using a predetermined photoresist pattern. Next, an oxide-nitride-oxide (ONO) 17 is formed on the floating gate line 16 as an insulating layer for insulation from the control gate line to be formed in a subsequent process (see FIG. 4).

이어서 제3도(d)에 도시된 바와 같이 상기 결과물 전면에 컨트롤 게이트라인 형성을 위한 도전층으로서 비정질실리콘 또는 다결정실리콘을 증착하고 소정 패턴으로 패터닝하여 콘트롤게이트라인(20)을 형성함으로써 본 발명의 EEPROM을 완성한다.Subsequently, as shown in FIG. 3 (d), amorphous silicon or polysilicon is deposited as a conductive layer for forming the control gate line on the entire surface of the resultant, and patterned in a predetermined pattern to form the control gate line 20 of the present invention. Complete the EEPROM.

상기와 같이 본 발명의 방법에 의해 EEPROM셀을 형성할 경우, 제3도(d)에 도시한 바와 같이 셀의 채널영역 A에서 채널길이(L)는 플로팅 게이트라인(16)의 폭과 관계없이 매몰비트라인(13)의 형성을 위한 이온주입시의 포토레지스트마스크(12)(제3도(b)참조)의 폭과 이온주입된 불순물의 측면확산거리에 의해 결정되며, 채널폭(W)은 콘트롤게이트라인(20)의 폭에 관계없이 필드산화막아일랜드(11)간의 간격에 의해 결정된다.As described above, when the EEPROM cell is formed by the method of the present invention, the channel length L in the channel region A of the cell is independent of the width of the floating gate line 16 as shown in FIG. It is determined by the width of the photoresist mask 12 (see FIG. 3 (b)) at the time of ion implantation for forming the investment bit line 13 and the side diffusion distance of the ion implanted impurities, and the channel width W Is determined by the distance between the field oxide islands 11 regardless of the width of the control gate line 20.

상기 본 발명에 의한 EEPROM셀 어레이에 있어서, 영역 B에서의 콘트롤게이트라인(20)과 기판 사이의 절연은 상술한 바와 같이 메몰비트라인(13) 형성한 후 진행된 산화공정에서 성장시킨 열산화막(14)(제4도 참조)에 의해 이루어지며, 영역 C에서의 셀과 셀서이의 펀치쓰루방지는 공정초기에 형성된 필드산화막 아일랜드(11)에 의해 이루어진다.In the EEPROM cell array according to the present invention, the insulation between the control gate line 20 and the substrate in the region B is formed by the thermal oxide film 14 grown in the oxidation process after the formation of the memo bit line 13 as described above. (See FIG. 4), and punch-through prevention of the cell and the cell surge in the area C is performed by the field oxide island 11 formed at the beginning of the process.

이항 상술한 바와 같이 본 발명에 의하면, EEPROM 제조에 있어서의 셀의 채널길이를 플로팅 게이트 라인의 폭에 관계없이 결정할 수 있으므로 플로팅 게이트라인의 폭과 채널길이를 독립적으로 최적화시킬 수 있다. 예를 들면, 셀의 프로그램시 콘트롤게이트라인과 플로팅게이트 라인 사이의 커플링비(coupling ratio)를 높이기 위해 채널길이는 작게하면서도 플로팅게이트라인의 폭은 크게 하는 것이 가능하다.As described above, according to the present invention, since the channel length of a cell in EEPROM manufacturing can be determined irrespective of the width of the floating gate line, the width and channel length of the floating gate line can be independently optimized. For example, in order to increase the coupling ratio between the control gate line and the floating gate line during programming of the cell, it is possible to reduce the channel length and increase the width of the floating gate line.

또한, 셀의 채널폭을 콘트롤 게이트라인의 폭에 관계없이 필드산화막아일랜드간의 간격을 조정하여 결정할 수 있으므로, 예컨대, 상기와 같이 커플링 비를 증가시키기 위해 채널폭을 작게 하면서 콘트롤 게이트라인의 폭을 크게 할 수 있는 장점이 있다.In addition, the channel width of the cell can be determined by adjusting the spacing between the field oxide films regardless of the width of the control gate line. There is an advantage that can be made larger.

또한 필드산화막이 아일랜드를 콘트롤게이트라인을 형성하기 전에 미리 형성하므로 셀과 셀간의 펀치쓰루를 보다 안정되게 방지할 수 있다.In addition, since the field oxide film is formed in advance before forming the control gate line, the punch-through between the cells can be prevented more stably.

Claims (3)

반도체 기판상의 소정영역에 셀어레이의 셀과 셀간의 펀치쓰루방지를 위한 필드산화막 아일랜드(11)를 매트릭스 형태로 형성하는 공정과, 소정의 포토레지스트 마스크(12)를 이용하여 상기 반도체기판 소정영역에 불순물을 이온주입하여 메몰비트라인(13)을 형성하는 공정, 상기 메몰비트라인(13) 상부에 절연막(14)을 형성하는 공정, 셀의 채널영역상에 게이트절연막(15)을 형성하는 공정, 결과물 전면에 도전층을 형성한 후 패터닝하여 상기 채널영역상의 게이트절연막(15)상에 플로팅게이트라인(16)을 형성하는 공정, 상기 플로팅게이트라인(16) 전 표면을 덮는 절연층(17)을 형성하는 공정, 및 결과물 전면에 도전층을 형성한 후 패터닝하여 상기 플로팅게이트라인(16)과 직 하는 콘트롤게이트라인(20)을 형성하는 공정이 구비된 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.Forming a field oxide layer 11 in a matrix form to prevent punch through between the cells of the cell array and the cells in a predetermined region on the semiconductor substrate, and using a predetermined photoresist mask 12 in the predetermined region of the semiconductor substrate. Implanting impurities into the buried bit line 13, forming an insulating film 14 over the buried bit line 13, forming a gate insulating film 15 in the channel region of the cell, Forming a conductive layer on the entire surface of the resultant and then patterning to form a floating gate line 16 on the gate insulating film 15 on the channel region, the insulating layer 17 covering the entire surface of the floating gate line 16 And forming a conductive layer on the entire surface of the resultant, and then patterning the conductive gate line 20 to be directly connected to the floating gate line 16. Method of manufacturing a semiconductor memory device. 제1항에 있어서, 상기 셀 어레이의 셀과 셀간의 펀치쓰루방지를 위한 필드산화막 아일랜드(11)를 CVD 산화막을 이용하여 형성함을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.The method of manufacturing a nonvolatile semiconductor memory device according to claim 1, wherein a field oxide island (11) for preventing punch through between cells of said cell array is formed using a CVD oxide film. 제1항에 있어서, 셀어레이의 셀과 셀간의 펀치쓰루 방지를 위해 필드산화막 아일랜드(11)를 형성하는 공정대신에 기판의 소정영역에 트렌치를 형성하고 절연물질로 트렌치를 매립하여 펀치쓰루 방지층을 형성하는 공정을 행하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.The method of claim 1, wherein a trench is formed in a predetermined region of the substrate and a trench is filled with an insulating material instead of forming a field oxide island 11 to prevent punch through between the cells of the cell array. A manufacturing method of a nonvolatile semiconductor memory device, characterized by performing a forming step.
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