KR960013218B1

KR960013218B1 - Digital pll reference input generating circuit

Info

Publication number: KR960013218B1
Application number: KR1019930017500A
Authority: KR
Inventors: 고태호
Original assignee: 엘지전자 주식회사; 구자홍
Priority date: 1993-09-02
Filing date: 1993-09-02
Publication date: 1996-10-02
Also published as: KR950010538A

Abstract

The circuit is designed to draw a reference input for the PLL, reproducing synchronization clock for decoding the interface format signal, from a digital audio interface format. The generation circuit comprises: an edge detecting block(110) for creating a pulse signal according to a digital audio I/F waveform; a header detecting block(20) for detecting the longest vector out of input I/F format signal; an enable generation block(30) for creating a control signal to get the phase information; a phase extraction signal oscillating block(40) for generating the phase information extraction signal; and a flip-flop(50) for outputting the phase information to the digital audio I/F format.

Description

Digital PLL reference input signal

제1도는 본 발명 디지털 피엘엘 기준입력 발생회로의 블록도.1 is a block diagram of a digital PL reference input generation circuit of the present invention.

제2도는 제1도의 동작에 따른 각부 파형도.2 is a waveform diagram of each part according to the operation of FIG.

제3도는 제1도의 에지 검출부(10)의 상세 회로도.3 is a detailed circuit diagram of the edge detector 10 of FIG.

제4도는 제1도의 헤더 검출부(20)의 상세 회로도.4 is a detailed circuit diagram of the header detector 20 of FIG.

제5도는 제1도의 인에이블 발생부(30)의 상세 회로도.5 is a detailed circuit diagram of the enable generator 30 of FIG.

제6도는 제1도의 위상 추출용 신호 발진부(40)의 상세 회로도.FIG. 6 is a detailed circuit diagram of the phase extraction signal oscillator 40 of FIG.

* 도면의 주요부분에 대한 부호의 설명.* Explanation of symbols for the main parts of the drawings.

10 : 에지 검출부 20 : 헤더 검출부10: edge detector 20: header detector

30 : 인에이블 발생부 40 : 위상추출용 신호 발진부30: enable generator 40: phase extraction signal oscillator

50 : 프립플롭50: flip-flop

본 발명은 디지털 오디오 인터페이스 포맷의 복조에 관한 것으로, 특히 인터페이스 포맷신호의 복조용 동기 클럭을 재생하는 피엘엘(PLL)에 대한 기준 입력을 디지털 오디오 인터페이스 포맷으로부터 추출하는데 적당하도록 한 디지탈 피엘엘 기준입력 발생회로에 관한 것이다.The present invention relates to demodulation of a digital audio interface format. In particular, a digital PEL reference input adapted to extract from a digital audio interface format a reference input to a PLL for reproducing a synchronous clock for demodulation of an interface format signal. It relates to a generation circuit.

디지털 오디오 인터페이스 포맷을 복조하는 장치에서는 데이타 복조를 위한 동기 클럭을 PLL을 사용하여 발생시키는데, PLL의 기준신호로서 여러 주파수 성분이 섞인 I/F 포맷을 그대로 사용하여 위상 비교해서는 동기 클럭의 재생이 어렵게 된다.In the device demodulating the digital audio interface format, the PLL generates a synchronous clock for data demodulation, which makes it difficult to reproduce the synchronous clock by comparing the phases using the I / F format mixed with various frequency components as a reference signal of the PLL. do.

따라서, 본 발명에서는 I/F 포맷으로부터 단일 주파수 성분만을 추출하여 PLL에 기준 입력으로 제공한다.Therefore, in the present invention, only a single frequency component is extracted from the I / F format and provided as a reference input to the PLL.

제1도는 본 발명에 따른 블록도로서, 그 구성은 크게 I/F 포맷의 상승에지와 하강에지를 검출하는 에지 검출부(10)와, 상기 에지 검출 출력에서 헤더 구간을 검출하는 헤더 검출부(20)와, 상기 헤더 검출신호를 기준으로 위상정보 추출을 위한 인에이블 제어신호를 발생시키는 인에이블 발생부(30)와, 상기 인에이블 제어신호에 따라 위상정보 추출신호를 발생시키는 위상추출용 신호 발진부(40)와, 상기 위상 추출용 신호 발진부(40)의 출력을 테이타로 입력받고 상기 에지 검출부(10)의 출력을 클럭신호로 입력받아 출력하는 플립플롭(50)으로 구성된다.1 is a block diagram according to the present invention, the configuration of which is largely an edge detector 10 for detecting rising edges and falling edges of an I / F format, and a header detector 20 for detecting a header section from the edge detection output. An enable generation unit 30 for generating an enable control signal for phase information extraction based on the header detection signal, and a phase extraction signal oscillator for generating a phase information extraction signal according to the enable control signal; 40 and a flip-flop 50 that receives the output of the phase extraction signal oscillator 40 as a data and receives the output of the edge detector 10 as a clock signal.

한편, 제3도는 상기 에진 검출부(10)에 대한 상세 회로도로서 플립플롭(11,12)이 연속적으로 종속 연결되고, 제2플립플롭(11)의 입력단(D)에 인터페이스 포맷 신호(a)가 인가되며, 상기 인터페이스 포맷신호(a) 및 플립플롭(12)의 출력(a2)은 각기 배타적 오아 게이트(13)로 입력되도록 구성된다.3 is a detailed circuit diagram of the evanescence detector 10, and the flip-flops 11 and 12 are successively connected, and the interface format signal a is input to the input terminal D of the second flip-flop 11. The interface format signal a and the output a2 of the flip-flop 12 are configured to be input to the exclusive OR gate 13, respectively.

제4도는 상기 헤더 검출부(20)에 대한 상세 회로도로서, 상기 에지검출부(10)의 출력(b)이 반전기(21)을 통하여 플립플롭(22)에 입력되고, 상기 플립플롭(22)의 출력(Q)은 후단의 카운터(23,25)에 로드신호(Load)로 인가되며, 상기 카운터(23,25)의 캐리출력(RCO)은 상기 에지 검출부(10)의 출력(b)과 함께 각기 앤드게이트(24,26)에서 논리조합되어 오아 게이트(27)로 입력되며, 상기 에지 검출부(10)의 출력(b)과 상기 오아 게이트(27)의 출력을 각기 플립플롭(28)의 J 및 K 입력단자에 입력되고, 상기 플립플롭(28)의 출력(Q)은 다시 카운터(25)에 대한 인에이블 신호(ENA)로 피이드백되도록 구성된다.FIG. 4 is a detailed circuit diagram of the header detector 20. The output b of the edge detector 10 is input to the flip-flop 22 through the inverter 21, and the flip-flop 22 The output Q is applied as a load signal Load to the counters 23 and 25 of the rear stage, and the carry output RCO of the counters 23 and 25 together with the output b of the edge detector 10. The logic gates of the AND gates 24 and 26 are input to the OR gate 27, respectively, and the output b of the edge detector 10 and the output of the OR gate 27 are respectively J of the flip-flop 28. And an input to the K input terminal, and the output Q of the flip-flop 28 is fed back to the enable signal ENA for the counter 25.

한편, 제5도는 상기 인에이블 발생부(30)에 대한 상세 회로도로서, 플립플롭(31~34)의 출력(Q1~Q4)과 그 반전출력이 앤드 게이트(AD1~AD22)로 피이드백되고, 상기 앤드 게이트(AD1~AD22)의 출력은 오아 게이트(OR1~OR6)를 통해 상기 플립플롭(31~34)로 다시 입력된다.FIG. 5 is a detailed circuit diagram of the enable generator 30. The outputs Q1 to Q4 of the flip-flops 31 to 34 and their inverted outputs are shown in FIG. The AND gates AD1 to AD22 are fed back, and the outputs of the AND gates AD1 to AD22 are input back to the flip-flops 31 to 34 through the OR gates OR1 to OR6.

그리고, 상기 플립플롭(31~34)의 출력은 앤드 게이트(35)를 통해 제2도의 d와 같은 파형의 신호를 출력하도록 구성된다.And, the output of the flip-flop (31 ~ 34) Is configured to output a signal having a waveform such as d in FIG. 2 through the AND gate 35.

제6도는 상기 위상추출용 신호발진부(40)에 대한 상세 구성도로서, 상기 인에이블 발생부(30)의 출력(d)이 플립플롭(41)을 통해 지연된 출력과 함께 배타적 오아 게이트(42)로 입력되고, 상기 배타적 오아 게이트(42)의 출력신호는 노아 게이트(43)에서 캐리신호(RCO)와 함께 논리조합되어 카운터(44)에 대한 로딩신호를 인가된다.6 is a detailed configuration diagram of the phase extraction signal oscillator 40, in which the output d of the enable generator 30 is delayed through the flip-flop 41, together with the exclusive ora gate 42. FIG. The output signal of the exclusive OR gate 42 is logically combined with the carry signal RCO at the NOA gate 43 to apply a loading signal to the counter 44.

상기 배타적 오아 게이트(42)의 출력과 상기 캐리신호(RCO)는 오아 게이트(45)를 통해 플립플롭(46)에 인가되며, 상기 플립플롭(46)으로 부터 발진신호(e)가 출력되도록 구성된다.The output of the exclusive OR gate 42 and the carry signal RCO are applied to the flip-flop 46 through the OR gate 45, and configured to output an oscillation signal e from the flip-flop 46. do.

상기와 같이 구성되는 본 발명의 디지털 피엘엘 기준입력 발생회로에 대하여 그 작용과 효과를 제2도의 타이밍도에 의거하여 상세히 설명하면 다음과 같다.The operation and effects of the digital PL reference input generation circuit of the present invention configured as described above will be described in detail based on the timing diagram of FIG.

먼저, 에지 검출부(10)는 제2도(a)와 같은 인터페이스 포맷신호(a)를 입력받아 에지가 발생될 때마다 제2도 (b)와 같은 펄스를 발생시킴으로써 에지가 발생되었는지를 검출하게 된다.First, the edge detector 10 receives an interface format signal a as shown in FIG. 2A and generates a pulse as shown in FIG. 2B every time an edge is generated to detect whether an edge is generated. do.

즉, 상기 에지 검출부(10)의 출력(b)은 플립플롭(11,12)이 종속 연결되어 있으므로 b(t)=Q1(t)Q2(t)이고, Q2(t+1)=Q1(t)이므로 b(t+1)=Q1(t+1)Q2(t+1That is, since the flip-flops 11 and 12 are cascaded, the output b of the edge detector 10 has b (t) = Q1 (t). Q2 (t), Q2 (t + 1) = Q1 (t), so b (t + 1) = Q1 (t + 1) Q2 (t + 1

) = Q1(t+1)Q1(t)가 된다.) = Q1 (t + 1) Q1 (t) is obtained.

단, t는 플립플롭(11,12)의 현재 상태이며, t+1은 다음 클럭(CLK)에서의 상태를 의미한다.However, t is the current state of the flip-flops 11 and 12, and t + 1 means the state at the next clock CLK.

즉, 배타적 오아 게이트(13)의 다음 상태(b(t+1))는 플립플롭(11)의 현재 상태(Q1(t))와 그 다음 상태(Q1(t+1))를 배타적 오아링한 것이 된다.That is, the next state b (t + 1) of the exclusive oar gate 13 is an exclusive oaring of the current state Q1 (t) and the next state Q1 (t + 1) of the flip-flop 11. It becomes one.

따라서, 제2도에서 포맷신호(a)가 하이가 되면 다음 클럭(CLK)에서 현재 Q1이 하이가 되어 배타적 오아 게이트(13)는 하이의 신호를 출력한다.Therefore, when the format signal a becomes high in FIG. 2, the current Q1 becomes high at the next clock CLK, and the exclusive OR gate 13 outputs a high signal.

다음 클럭(CLK)에서 Q1의 신호는 Q2로 전달되므로 배타적 오아 게이트(13)의 출력 b=Q1Q2=11=0이 된다.At the next clock CLK, the signal of Q1 is transferred to Q2, so the output b of exclusive OR gate 13 b = Q1. Q2 = 1 1 = 0.

즉, 인터페이스 포맷신호(a)가 계속 하이의 값을 갖더라도 배타적 오아 게이트(13)의 출력(b)은 클럭(CLK)의 1주기동안만 하이가 되는 파형을 보이게 된다.That is, even if the interface format signal a continues to have a high value, the output b of the exclusive OR gate 13 shows a waveform that becomes high only for one period of the clock CLK.

다시 인터페이스 포맷신호(a)가 로우로 변이하면, 다음 클럭(CLK)에서 플립플롭(11)의 출력(Q1)은 로우가 되고 플립플롭(12)의 출력(Q2)은 이전 데이터값인 하이를 그대로 유지하므로 배타적 오아 게이트(13)의 출력(b)은 b=Q1Q2=01 = 1이 되어 다시 하이로 반전된다.When the interface format signal a goes low again, at the next clock CLK, the output Q1 of the flip-flop 11 goes low and the output Q2 of the flip-flop 12 goes high, the previous data value. Since it remains the same, the output b of the exclusive OR gate 13 is b = Q1. Q2 = 0 1 = 1 and turns high again.

그러나, 상기 배타적 오아 게이트(13)는 다음 클럭에서 플립플롭(12)의 출력(Q2) 로우가 됨에 따라 b=Q1 Q2=0 0=0으로 다시 반전된다.However, the exclusive OR gate 13 inverts back to b = Q1 Q2 = 0 0 = 0 as the output Q2 of flip-flop 12 goes low at the next clock.

그러므로 상기 배타적 오아 게이트(13)의 출력(b)은 제2도(a)와 같이 인터레이스 포맷신호(a)가 변이되면, 제2도(b)와 같이 클럭신호(CLK)의 1주기동안만 하이를 갖는 파형을 보이게 된다.Therefore, when the interlace format signal a is changed as shown in FIG. 2 (a), the output b of the exclusive OR gate 13 is only for one period of the clock signal CLK as shown in FIG. You will see a waveform with high.

결국, 에지 검출부(10)는 포맷신호(a)의 에지에서 하이가 되는 펄스를 출력함으로서 입력신호(a)의 에너지를 검출하게 되는 것이다.As a result, the edge detector 10 detects the energy of the input signal a by outputting a pulse that becomes high at the edge of the format signal a.

한편, 헤더 검출부(20)는 카운터(23,25)를 이용하여 I/F 포맷 구간중 에지와 에지 사이에 시간간격이 가장 큰 헤더신호를 검출하여 제2도(c)와 같은 헤더 검출 펄스를 출력한다.Meanwhile, the header detector 20 detects the header signal having the largest time interval between the edges and the edges of the I / F format section by using the counters 23 and 25 to detect the header detection pulse as shown in FIG. Output

즉, 에지 검출부(10)에 의해 입력신호의 에지가 검출되면 이 신호는 로우로 반전되어 다음 클럭(CLK)에서 플립플롭(22)으로 전달되어 카운터(23,25)가 초기값을 로딩하게 되며, 카운터(23)는 카운팅을 개시하게 된다.That is, when the edge of the input signal is detected by the edge detector 10, the signal is inverted low and transferred to the flip-flop 22 at the next clock CLK so that the counters 23 and 25 load initial values. The counter 23 starts counting.

또한, 상기 에지 검출부(10)의 출력신호(b)는 플립플롭(28)을 세트시킴으로써 그 출력(Q)에 의해 카운터(25)를 인에이블시켜 클럭신호(CLK)가 인가될 때마다 계수를 시작하게 한다.In addition, the output signal b of the edge detector 10 sets the flip-flop 28 to enable the counter 25 by the output Q so that the coefficient is counted each time the clock signal CLK is applied. Let's get started.

카운터(23,25)는 로드신호(Load)에 의해 헤더구간에 들어가는 소정의 클럭갯수 CN의 CN-2, CN-1이 로딩되고, 캐리가 발생할 때까지 업 카운트를 한다.The counters 23 and 25 load up CN-2 and CN-1 of the predetermined clock number CN that enter the header section by the load signal Load, and count up until a carry occurs.

헤더 위상의 흐트러짐을 최대 카운터 클릭 1클릭 이내에서 흔들리고 있으며, 반드시 CN 또는 CN-1 클럭내에서 헤더 구간의 에지 펄스를 검출할 수 있다.The disturbance of the header phase is shaken within 1 click of the maximum counter, and the edge pulse of the header section can be detected necessarily in the CN or CN-1 clock.

따라서, N번째 에지의 발행 후 N+1번째 에지가 발생할 때까지 카운터 클럭의 개수가 CN개이면 카운터(23)에 의한 캐리가 발생하고, 앤드 게이트(24)에 의해 이때만 유효한 헤더 검출출력이 발생하며, 카운터 클럭의 갯수가 CN-1개이면 카운터(25)에 의한 캐리가 발생하여 앤드 게이트(26)에 의해 유효한 헤더검출 출력이 발생한다.Therefore, if the number of counter clocks is CN until the N + 1th edge after the Nth edge is issued, a carry by the counter 23 occurs, and the AND gate 24 provides a header detection output valid only at this time. When the number of counter clocks is CN-1, a carry by the counter 25 occurs, and a valid header detection output is generated by the AND gate 26.

상기 앤드 게이트(24,26)의 출력으 오아 게이트(27)를 통해 CN-1의 헤더 검출 출력을 발생하며, 카운터(23,25)의 출력은 헤더 검출 에지후 다음 에지가 올 때가지 디스에이블시킨다.The output of the AND gates 24 and 26 generates a header detection output of CN-1 through the gate 27, and the outputs of the counters 23 and 25 are disabled until the next edge comes after the header detection edge. Let's do it.

한편, 인에이블 발생부(30)는 앤드 게이트(AD1~AD22)와 오아 게이트(OR1On the other hand, the enable generation unit 30 includes AND gates AD1 to AD22 and OR gates OR1.

~OR6)의 논리조합과 플립플롭(31~34)으로 구성되어 헤더의 위상이 반영된 헤드 검출출력을 입력받아 제2도(d)와 같은 인에이블 신호를 발생시킨다.It consists of a logical combination of ~ OR6) and flip-flops 31-34, and receives the head detection output reflecting the phase of the header to generate the enable signal as shown in FIG.

한편, I/F 포맷에서 1프레임이 64T로 구성되어 있고 헤더의 시작점을 기준으로 8T마다 데이터의 변이가 일어나므로 1 프레임에서 데이터의 변이에 따라 8개의 위상정보를 추출하려면 그 추출시점의 기준이 되는 신호가 있어야 한다.On the other hand, since one frame is composed of 64T in I / F format and data change occurs every 8T from the start point of the header, to extract eight phase information according to the data change in one frame, There should be a signal.

이를 위하여 위상 추출용 신호발진부(40)가 사용되는데, 이 회로는 제6도에 도시한 바와 같이, 플립플롭(41)과 배타적 오아 게이트(42)에 의해 상기 인에이블 발생부(30)의 출력(d)에서 에지를 검출하며, 이 신호는 노아게이트(43)를 통해 카운터(44)에 로드신호(Load)를 공급한다.For this purpose, the phase extraction signal oscillator 40 is used. The circuit outputs the enable generator 30 by the flip-flop 41 and the exclusive oar gate 42, as shown in FIG. In (d), the edge is detected, and this signal supplies a load signal Load to the counter 44 through the noar gate 43.

카운터(44)는 로드신호에 의해 소정의 카운트 초기값을 로딩하며, 인에이블 신호(d)가 디스에이블될 때가지 그 캐리출력(RCO)을 노아 게이트(45)로 입력함으로써 반복 카운트가 수행되게 한다.The counter 44 loads a predetermined count initial value by the load signal, and inputs its carry output RCO to the NOR gate 45 until the enable signal d is disabled so that the repeat count is performed. do.

한편, 상기 배타적 오아 게이트(42)의 출력과 상기 카운터(44)의 캐리출력(RCO)은 오아 게이트(45)에서 논리조합되어 T-플립플롭(46)으로 입력되며, 상기 T-플립플롭(46)은 입력펄스에 따라 그 출력(Q)이 토글되어 제2도(e)와 같이 I/F 포맷의 1프래임당 8개의 위상추출용 신호를 발생시킨다.Meanwhile, the output of the exclusive OR gate 42 and the carry output RCO of the counter 44 are logically combined at the OR gate 45 and input to the T-flip flop 46, and the T-flip flop ( 46, the output Q is toggled according to the input pulse to generate eight phase extraction signals per frame of the I / F format as shown in FIG.

따라서, 프래임 단위의 위상정볼르 얻은 상태에서 프래임내에서 8개의 위상정보를 얻어내어 I/F 포맷데이타의 위상을 대표하는 신호를 발생시킴으로써, PLL의 위상 비교용 기준신호로 사용하게 된다.Therefore, eight phase information is obtained in a frame in the state of obtaining phase-justice in a frame unit, and a signal representing the phase of the I / F format data is generated to be used as a reference signal for phase comparison of the PLL.

이상에서와 같이, 본 발명은 디지털 오디오 I/F 포맷을 복조하는 장치에서 복조용 동기 클럭의 재생용 PLL에 대한 기준입력신호를 발생시키는 효과를 준다.As described above, the present invention has the effect of generating a reference input signal for the PLL for reproduction of the demodulation synchronization clock in the apparatus for demodulating the digital audio I / F format.

Claims

An edge detector 10 which receives a digital audio I / F format signal and detects a rising edge and a falling edge of the waveform and outputs a pulse signal according thereto, and receives the edge detection pulse signal in an input I / F format signal. A header detector 20 for detecting the longest header section and an enable generator for generating an enable control signal for extracting phase information corresponding to the number of data shifts included in one frame based on the header detection signal; (30), and a phase extraction signal oscillator (40) for generating a phase information extraction signal for reconstructing the demodulation synchronization clock of the digital audio I / F format in accordance with the control signal from the enable generator (30); Receiving the output of the edge detector 10 as a clock and the output of the phase extraction signal oscillator 40 as data to output phase information on a digital audio I / F format. The digital PEL reference input generation circuit, characterized in that consisting of a flip-flop (50).

According to claim 1, wherein the edge detection unit 10 is applied to the interface format signal to the input terminal (D) of the first flip-flop 11, the second flip-flop 12 is applied to the first flip-flop (11) And the output (Q) of the interlace format signal and the second flip-flop (12) are cascaded and configured to be input to an exclusive OR gate (13), respectively.

The output of the edge detector 10 is input to the flip-flop 22 through the inverter 21, the output (Q) of the flip-flop 22 is It is applied as a load signal Load to the counters 23 and 25 of the rear stage, and the carry outputs RCO of the counters 23 and 25 are together with the outputs of the edge detector 10 and the AND gates 24 and 26, respectively. ) Is input to the OR gate 27 in a logical combination, and is input to the output of the edge detector 10 and the OR gate 27, and the output of the edge detector 10 and the output of the OR gate 27. Input to the J and K input terminals of the flip-flop 28, respectively, the output of the edge detector 10 is applied to the counter 23 as the enable signal (ENA), and the output of the flip-flop 28 Generation of a digital PEL reference input, characterized in that (Q) is configured to feed back the enable signal (ENA) to the counter 25 Circuit.

The method of claim 1, wherein the enable generator 30 outputs the flip-flop (31 ~ 34) (Q1 ~ Q4) and its inverted output The AND gates AD1 to AD22 are fed back, and the outputs of the AND gates AD1 to AD22 are inputted back to the flip-flops 31 to 34 through the OR gates OR1 to OR6, and the flip-flop ( 31 ~ 34) output And a digital PL reference input generation circuit, characterized in that configured to be output through the AND gate (35).

The signal extraction unit 40 of claim 1, wherein the output of the enable generator 30 is input to the exclusive OR gate 42 together with the output delayed through the flip-flop 41. The output signal of the ORA gate 42 is logically combined with the carry signal RCO of the counter 44 at the NOA gate 43 and applied as a loading signal to the counter 44. The output and the carry signal (RCO) are applied to the flip-flop (46) through the OR gate (45), the digital PEL reference input generation circuit, characterized in that configured to output the oscillation signal from the flip-flop (46).