KR960011176B1 - Semiconductor device and manufacturing method - Google Patents

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    • H01L21/108—Provision of discrete insulating layers, i.e. non-genetic barrier layers

Abstract

forming a number of pillars(34) having an insulating film spacer(36) in their side wall and arranged in a certain direction by etching the semiconductor substrate(30); filling with some material the area between the pillars(34); forming a pillar(42) with some material by etching the above material after forming a mask pattern; etching the insulating film spacer(36) after removing the mask pattern; forming a word line(44) in the side of the pillar(42) by reactive ion etching after forming a conductive layer on the upper side of the substrate.

Description

반도체 장치의 제조방법 및 그 구조Method for manufacturing semiconductor device and its structure

제1도는 종래의 단면도.1 is a conventional cross-sectional view.

제2도는 종래의 제조공정도.2 is a conventional manufacturing process diagram.

제3도는 본 발명의 일실시예에 따른 제조공정도.3 is a manufacturing process diagram according to an embodiment of the present invention.

제4도는 본 발명의 다른 실시예에 따른 제조공정도.4 is a manufacturing process diagram according to another embodiment of the present invention.

본 발명은 반도체 장치에 관한 것으로 특히 SGT(Surounding Gate Transisto)쎌의 워드라인 연결방법 및 그 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to semiconductor devices, and more particularly, to a word line connection method and structure of a SGT.

1캐패시터와 1트랜지스터로 이루어지는 다이나믹 랜덤 억세스 메모리 쎌(Dynamic Random Access Memory Cell; DRAM)과 같은 반도체 메모리 장치의 경우 고집적화를 구현하기 위해서 트렌치(trench) 캐패시터 쎌, 스택(stacked) 캐패시터 쎌 등이 제안되었다. 그러나 상기 쎌들이 더 높은 정밀도로 다운 스켈링(down-scaling)이 진행됨에 따라 제한된 쎌 면적내에서 충분한 캐패시턴스를 확보하는 것이 중요한 문제로 대두되었다. 그 결과 실리콘 기둥(pillar) 주위를 감싸며 캐패시터 및 트랜지스터가 수직으로 형성하는 SGT 쎌이 제안되었다.In the case of a semiconductor memory device such as a dynamic random access memory cell (DRAM) having one capacitor and one transistor, a trench capacitor 쎌 and a stacked capacitor 쎌 have been proposed to realize high integration. . However, as the pins are down-scaled with higher precision, it is important to secure sufficient capacitance within the limited pin area. As a result, an SGT fin has been proposed that wraps around a silicon pillar and forms capacitors and transistors vertically.

제1도는 종래의 SGT 쎌을 워드라인 방향으로 자른 단면도로서, 1989년 IEDM(International Electron Devices Meeting, PP23∼26, A Surrounding Gate Transistor(SGT) Cell for 64/256Mbit DRAMS)지에 개시되어 있다. 상기 도면에서 3회의 식각 공정에 의해 실리콘 기판(1)내에 형성된 실리콘 기둥(3)과, 상기 기둥의 상부쪽에 형성된 트랜지스터와, 상기 기둥의 하부쪽에 형성된 캐패시터와, 상기 트랜지스터와 층간 절연막(17)에 의해 이격되고 상기 기둥상단부의 확산층(11)에 접촉하는 비트라인(20)을 도시하고 있다. 즉 상기 기둥(3) 상단부의 측벽에 스페이서 형태로 형성된 게이트전극(5)과 상기 게이트전극(5)과 게이트 산화막(7)을 중심으로 하여 상기 기둥의 상단부 및 내벽에 인접하여 형성된 드레인 및 소오스(9, 11)에 의해 트랜지스터가 형성된다. 상기 각 트랜지스터의 게이트 전극은 다결정 실리큰으로 된 연결부(6)에 의해 연결되며, 상기 연결부(6)는 워드라인으로 이용된다. 그리고 상기 기둥(3) 사이의 트렌치를 충진하는 다결정 실리콘층(13)과 상기 트렌치 표면에 형성된 절연막을 중간층으로 하는 확산층(9)에 의해 캐패시터가 형성된다.1 is a cross-sectional view of a conventional SGT VII in the word line direction, and is disclosed in the International Electron Devices Meeting (IEDM) PP23-26, A Surrounding Gate Transistor (SGT) Cell for 64/256 Mbit DRAMS (1989). In the figure, a silicon pillar 3 formed in the silicon substrate 1 by three etching processes, a transistor formed on the upper side of the pillar, a capacitor formed on the lower side of the pillar, and the transistor and the interlayer insulating film 17 A bit line 20 is shown spaced apart from and contacting the diffusion layer 11 of the columnar upper end. That is, the drain and source formed adjacent to the upper end and the inner wall of the pillar centered on the gate electrode 5 formed in the form of a spacer on the sidewall of the upper end of the pillar 3 and the gate electrode 5 and the gate oxide film 7. 9 and 11 form a transistor. The gate electrode of each transistor is connected by a connecting portion 6 made of polysilicon, and the connecting portion 6 is used as a word line. A capacitor is formed by the polycrystalline silicon layer 13 filling the trench between the pillars 3 and the diffusion layer 9 having an insulating layer formed on the trench surface as an intermediate layer.

제2(A)∼(B')도는 종래의 제조공정도로서, 통상의 사진식각 공정으로 SGT 쎌의 게이트 및 워드라인을 형성할 경우 상기 제1도의 (a)부분에 해당하는 공정을 나타낸 것이다. 상기 도면에서 (A) 및 (B)도는 레이아웃도이고, (A') 및 (B')도는 상기 레이아웃도의 a-a'선을 자른 단면도이다. 상기 제2(A) 및 (A')도에 도시된 바와 같이 실리콘기둥(22) 및 게이트산화막(23)이 형성된 기판(20) 상면에 다결정 실리콘층(24)을 형성한다. 그 다음 워드라인패턴(26)을 사진식각 기술로 형성한다. 그 다음 상기 제2(B) 및 (B')도에서 상기 워드라인패턴(26)을 마스크로하여 상기 다결정 실리콘층(24)을 이방성 에칭한다. 그후 상기 실리콘기둥(22)의 측벽에 스페이서 형태의 게이트 전극(28)을 형성함과 동시에 워드라인(30)을 형성한다.2 (A) to (B ') are conventional manufacturing process diagrams, which show a process corresponding to part (a) of FIG. 1 when forming a gate and word line of SGT' by a general photolithography process. In the figure, (A) and (B) are layout views, and (A ') and (B') are sectional views cut along the line a-a 'of the layout diagram. As shown in the second (A) and (A '), the polycrystalline silicon layer 24 is formed on the upper surface of the substrate 20 on which the silicon pillars 22 and the gate oxide film 23 are formed. The word line pattern 26 is then formed by photolithography. Then, the polycrystalline silicon layer 24 is anisotropically etched using the word line pattern 26 as a mask in the second (B) and (B ') diagrams. Thereafter, a gate electrode 28 having a spacer shape is formed on the sidewall of the silicon pillar 22 and a word line 30 is formed at the same time.

상기한 바와 같이 게이트 전극을 연결할 경우 미스 얼라인마진(mis align margin)이 필요할 뿐만 아니라 보통 실리콘 기둥의 상단부에 형성되어 있는 다른 전극 즉, 비트라인 혹은 확산층과의 쇼트 가능성이 매우 큰 문제점이 있었다. 따라서 본 발명의 목적은 SGT 쎌의 전극 연결방법 및 그 구조에 있어서, 미스얼라인마진이 필요없고 쇼트 가능성없이 전극을 연결하는 방법 및 그 구조를 제공함에 있다. 상기한 바와 같은 본 발명의 목적을 달성하기 위하여 연결용 기둥 또는 트렌치를 형성한 후 그 측벽에 스페이서 형태의 연결용 전극을 형성함을 특징으로 한다.As described above, the misalignment margin is not only required when the gate electrode is connected, and there is a problem in that a short circuit with another electrode, that is, a bit line or a diffusion layer, which is usually formed at the upper end of the silicon pillar, is very large. Accordingly, an object of the present invention is to provide a method and a structure of the electrode connection method of the SGT 쎌 and the structure thereof, which do not need a misalignment margin and without the possibility of short. In order to achieve the object of the present invention as described above, after forming the connection pillar or trench is characterized in that for forming the spacer electrode for the connection on the side wall.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제3(A)∼(F')도는 본 발명의 일실시예에 따른 제조공정도로서, 연결용 기둥을 이용한 것이다. 상기 제3(A) 내지 (F)도는 레이아웃도를 나타낸 것이고, 제3(A') 내지 (C')도는 상기 레이아웃도의 b-b'선을 자른 단면도를 나타낸 것이며, 제3(D') 내지 (F')도는 상기 레이아웃도의 C-C'선을 자른 단면도를 나타낸 것이다. 상기 제3(A) 및 (A')도에서 제1절연막으로 된 네모형의 마스크(32)를 써서 실리콘 기판(30)상에 기둥(34)을 형성한다 상기 제3(B) 및 (B')도에서 상기 기판(30) 전면에 제2절연막을 소정두께 침적한 후 반응성 이온식각하여 상기 기둥(34)측벽에 제2절연막 스페이서(36)를 형성한다. 상기 제3(C) 및 (C')도에서 상기 기판(30) 전면에 제3절연막(38)을 두껍게 침적한 후 평탄화한다. 그 다음 상기 제1절연막(32)의 표면이 충분히 노출될 때까지 에치백 공정을 실시한다. 상기 제3(D) 및 (D')도에서 연결용 기둥이 형성될 영역에 워드라인 방향으로 신장하는 포토레지스트 패턴(40)을 형성한 후 상기 제3절연막(38)을 0.2μm∼0.5μm 정도 식각한다. 상기 제3(E) 및 (E')도에서 포토레지스트패턴(40) 및 상기 제2절연막 스페이서(36)를 제거하여 상기 실리콘 기둥(34) 사이에 제3절연막으로 된 연결용 기둥(42)을 형성한다. 상기 제3(F) 및 (F')도에서 상기 기판(30) 상면에 게이트 산화막을 기르고 다결정 실리콘을 침적한 후 반응성 이온식각하여 상기 실리콘 기둥 및 제3절연막으로 된 기둥 측벽에 다결정 실리콘 스페이서(44)를 형성한다. 여기서 상기 실리콘 기둥(34) 측벽에 형성된 다결정 실리콘 스페이서는 게이트 전극으로 이용되고 상기 실리콘기둥(34) 사이의 연결용 기둥 측벽에 형성된 다결정 실리콘 스페이서는 워드라인으로 이용된다.3 (A) to (F ') is a manufacturing process diagram according to an embodiment of the present invention, the connection pillar is used. The third (A) to (F) shows a layout diagram, the third (A ') to (C') shows a cross-sectional view taken along the line b-b 'of the layout diagram, the third (D' ) To (F ') show sectional drawing which cut the C-C' line | wire of the said layout figure. In the third (A) and (A ') diagrams, the pillar 34 is formed on the silicon substrate 30 by using a rectangular mask 32 made of the first insulating film. The third (B) and (B) In FIG. 2, a second insulating film is deposited on the entire surface of the substrate 30, and reactive ion etching is performed to form a second insulating film spacer 36 on the side wall of the pillar 34. In the third (C) and (C '), the third insulating film 38 is thickly deposited on the entire surface of the substrate 30 and then planarized. Then, an etch back process is performed until the surface of the first insulating film 32 is sufficiently exposed. After forming the photoresist pattern 40 extending in the word line direction in the region where the connection pillar is to be formed in the third (D) and (D ') diagrams, the third insulating layer 38 is 0.2 μm to 0.5 μm. Etch enough. In the third (E) and (E ') diagrams, the photoresist pattern 40 and the second insulating film spacer 36 are removed to form a connection pillar 42 formed of a third insulating film between the silicon pillars 34. To form. In the third (F) and (F ′) diagrams, a gate oxide film is grown on the upper surface of the substrate 30, polycrystalline silicon is deposited, and reactive ion etching is performed to form polycrystalline silicon spacers on sidewalls of the pillar and the third insulating layer. 44). Here, the polycrystalline silicon spacers formed on the sidewalls of the silicon pillars 34 are used as gate electrodes, and the polycrystalline silicon spacers formed on the sidewalls of the connection pillars between the silicon pillars 34 are used as word lines.

제4(A)∼(C')도는 본 발명의 다른 실시예에 따른 제조공정도로서 트렌치를 이용하여 전극이 서로 연결되도록 한 것이다. 상기 제4(A) 내지 (C)도는 레이아웃도를 나타낸 것이고, 제4(A') 내지 (C')도는 상기 레이아웃도의 d-d'선을 자른 단면도를 나타낸 것으로서, 상기 제3(C) 및 (C')도의 공정에 이어서 실시된다. 상기 제4(A) 및 (A')도에서 연결용 트렌치가 형성될 영역(50)만을 제외하여 포토레지스트 패턴(51)을 형성한다. 그리하여 트렌치 영역의 제2절연물을 0.2μm∼0.5μm 정도 식각하여 트렌치(52)를 형성한다. 상기 제4(B) 및 (B')도에서 상기 포토레지스트 패턴(51) 및 제1절연막 스페이서(36)를 식각하여 실리콘 기둥(34) 및 그 사이에 연결용 트렌치(52)가 형성되도록 한다. 상기 제4(C) 및 (C')도에서 상기 기판 상면에 게이트 산화막과 다결정 실리콘을 형성한 후 반응성 이온식각하여 상기 실리콘 기둥(34)의 측벽 및 트렌치(52)의 측벽에 다결정 실리콘 스페이서를 형성한다. 여기서 상기 실리콘 기둥(34) 측벽에 형성된 다결정 실리콘 스페이서(53)는 전극으로 이용되며 상기 트렌치 측벽의 다결정 실리콘 스페이서(54)에 의해 서로 연결된다.4 (A) to (C ′) are manufacturing process diagrams according to another embodiment of the present invention, in which electrodes are connected to each other using trenches. The fourth (A) to (C) shows a layout diagram, and the fourth (A ') to (C') shows a cross-sectional view taken along the line d-d 'of the layout diagram, the third (C ) And (C '). The photoresist pattern 51 is formed except for the region 50 in which the connection trenches are to be formed in FIGS. 4A and 4A. Thus, the trench 52 is formed by etching the second insulator in the trench region by about 0.2 μm to 0.5 μm. The photoresist pattern 51 and the first insulating layer spacer 36 are etched to form a silicon pillar 34 and a connection trench 52 therebetween in FIGS. 4B and B '. . In the fourth (C) and (C ′), the gate oxide layer and the polycrystalline silicon are formed on the upper surface of the substrate, and reactive ion etching is performed to form the polycrystalline silicon spacers on the sidewalls of the silicon pillars 34 and the sidewalls of the trench 52. Form. Here, the polycrystalline silicon spacers 53 formed on the sidewalls of the silicon pillars 34 are used as electrodes and connected to each other by the polycrystalline silicon spacers 54 of the trench sidewalls.

상기한 본 발명의 실시예에서는 게이트전극이 형성되는 기둥의 상단부만을 도시하여 설명하였으나 통상의 지식을 가진자라면 쎌 플레이트가 형성된 SGT 쎌에도 용이하게 적용할 수 있을 것이다. 상기 SGT 쎌은 통상적으로 기판 상면에 소정방향으로 배열되는 마스크 패턴을 형성한 후 기판을 식각하여 제1폭을 갖는 트렌치를 형성함에 의해 상부 기둥을 형성하는 공정과, 상기 기둥 측벽에 제1절연막 스페이서를 형성한 후 상기 스페이서를 마스크로 하여 노출된 기판을 식각하여 상기 제1폭보다 좁은 제2폭을 갖는 트렌치를 형성함에 의해 중간부 기둥을 형성하는 공정과, 상기 기판 상부로부터 불순물을 이온주입하여 상기 제2폭을 갖는 트렌치의 내벽에 인접하는 스토리지 노드를 형성하는 공정과 상기 제1절연막 스페이서 측벽 및 제2폭을 갖는 트렌치의 측벽에 제2절연막 스페이서를 형성한 후 상기 제2절연막 스페이서를 마스크로 하여 상기 제2폭보다 좁은 제3폭을 갖는 트렌치를 형성함에 의해 하부기둥을 형성하는 공정과, 상기 기판 상부로부터 상기 기판과 같은 도전형의 불순물을 이온주입하여 상기 제3폭을 갖는 트렌치를 감싸는 확산층을 형성함에 의해 이웃하는 쎌을 전기적으로 절연시키는 공정과, 상기 제2절연막 스페이서를 제거한 후 상기 트렌치 내부에 유전막을 중간층으로 하는 도전층을 충진하여 쎌플레이트를 형성하는 공정에 의한 캐패시터를 구비한다. 여기서 상기 쎌 플레이트는 제2트렌치의 높이 정도까지 충진될 수도 있고 제1트렌치의 높이 정도까지 충진될 수도 있다. 상기 쎌 플레이트가 제2트렌치의 높이 즉, 수직으로 형성된 게이트의 하면에 이르는 높이 정도까지 충진되었을 경우에는 상기 쎌 플레치트 상면에 소정두께의 절연막을 형성한 후 상기 제3도 또는 제4도에 도시한 공정을 실시한다. 한편 쎌 플레이트가 제1트렌치의 높이 즉, 수직으로 형성된 게이트의 상면에 이르는 높이 정도까지 충진되었을 경우에는 연결용 기둥이 형성될 영역을 제외한 영역의 쎌 플레이트를 0.3μm 정도 식각한 후 상기 기판 상면에 0.1μm 정도의 두께로 산화막을 형성한다. 그 다음 상기 실리콘 기둥 측벽 및 상면에 형성된 절연막을 선택적으로 식각한 후 불순물이 주입된 다결정 실리콘층을 형성한다. 그 다음 반응성 이온식각하여 상기 실리콘 기둥 측벽 및 산화막을 중간층으로 하는 쎌플레이트 측벽에 다결정 실리콘층 스페이서를 형성한다.In the above-described embodiment of the present invention, only the upper end of the pillar on which the gate electrode is formed is illustrated and described. However, those skilled in the art may easily apply to the SGT 쎌 in which the 쎌 plate is formed. The SGT 쎌 is typically formed by forming a mask pattern arranged in a predetermined direction on an upper surface of a substrate, and then forming an upper pillar by etching a substrate to form a trench having a first width. Forming a trench having a second width narrower than the first width by etching the exposed substrate by using the spacer as a mask, and forming an intermediate pillar and ion implanting impurities from the upper portion of the substrate. Forming a storage node adjacent to the inner wall of the trench having the second width, forming a second insulating film spacer on the sidewall of the first insulating film spacer and a sidewall of the trench having the second width, and then masking the second insulating film spacer. Forming a lower column by forming a trench having a third width narrower than the second width; And electrically insulate neighboring fins by implanting an ion of a conductive type such as the substrate to form a diffusion layer surrounding the trench having the third width, and removing the second insulating film spacers into the trench. A capacitor is formed by a step of filling a conductive layer having a dielectric layer as an intermediate layer to form a wet plate. The fin plate may be filled up to the height of the second trench or filled up to the height of the first trench. In the case where the fin plate is filled to the height of the second trench, that is, the height reaching the lower surface of the vertically formed gate, an insulating film having a predetermined thickness is formed on the upper surface of the fin plate. One process is carried out. On the other hand, when the fin plate is filled to the height of the first trench, that is, to the height of the upper surface of the vertically formed gate, the fin plate of the region except for the region where the connection pillar is to be formed is etched about 0.3 μm and then placed on the upper surface of the substrate. An oxide film is formed to a thickness of about 0.1 μm. Next, an insulating film formed on the sidewalls and the upper surface of the silicon pillar is selectively etched to form a polycrystalline silicon layer into which impurities are implanted. Reactive ion etching is then used to form polycrystalline silicon layer spacers on the sidewalls of the silicon plate and on the sidewalls of the wet plate having the oxide layer as an intermediate layer.

상술한 바와 같이 본 발명은 반도체 장치의 제조방법에 있어서 SGT 쎌과 같은 수직형 쎌의 게이트 전극을 종래와 같이 포토레지스트 패턴을 이용하는 대신 연결용 기둥 또는 연결용 트렌치를 형성한 후 그 측벽에 다결정 실리콘 스페이서를 형성함에 의해 서로 연결시킴으로써 미스얼라인 마진이 필요없을 뿐만아니라 쇼트 가능성이 없는 효과가 있다.As described above, in the method of manufacturing a semiconductor device, instead of using a photoresist pattern, a gate electrode of vertical type, such as SGT, is formed instead of using a photoresist pattern, and then a connection pillar or a connection trench is formed on the sidewall of the polycrystalline silicon. By connecting the spacers together, the misalignment margin is not necessary and there is no short possibility.

Claims (14)

수직형 쎌을 구비하는 반도체 장치의 제조방법에 있어서, 반도체 기판을 식각하여 소정방향으로 배열되고 그 측벽에 절연막 스페이서를 갖는 복수개의 기둥을 형성하는 제1공정과, 상기 기둥들 사이의 영역을 소정물질로 충진하는 제2공정과, 상기 기판 상면에 상기 기둥상부에서 상기 소정 방향으로 신장되는 마스크 패턴을 형성한 후 상기 소정물질을 식각하여 상기 기둥과 기둥사이에 소정물질로 형성되고 상기 기둥과 절연막 스페이서에 의하여 이격된 상기 소정물질 기둥을 형성하는 제3공정과, 상기 마스크 패턴을 제거한 후 상기 절연막 스페이서를 식각하는 제4공정과, 상기 기판 상면에 도전층을 형성한 후 상기 기둥의 상면이 노출될 때까지 반응성 이온식각하여 상기 기둥의 측면에 스페이서 형태의 워드선을 형성하는 제5공정을 구비함을 특징으로 하는 반도체 장치의 제조방법.A method of manufacturing a semiconductor device having a vertical fin, comprising: a first step of etching a semiconductor substrate to form a plurality of pillars arranged in a predetermined direction and having insulating film spacers on sidewalls thereof; and defining a region between the pillars A second process of filling with a material, and forming a mask pattern extending from the pillar portion in the predetermined direction on an upper surface of the substrate, and etching the predetermined substance to form a predetermined material between the pillar and the pillar; A third process of forming the predetermined material pillar spaced by a spacer; a fourth process of etching the insulating film spacer after removing the mask pattern; and forming a conductive layer on the upper surface of the substrate and exposing the top surface of the pillar. And a fifth step of forming a spacer-type word line on the side of the pillar by reactive ion etching until A method of manufacturing a semiconductor device according to. 제1항에 있어서, 상기 마스크 패턴이 상기 기둥상부에서 제1방향으로 신장되는 영역에 포토레지스트를 형성함에 의한 것임을 특징으로 하는 반도체 장치의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the mask pattern is formed by forming a photoresist in a region extending in the first direction from the columnar portion. 제1항에 있어서, 상기 마스크 패턴이 상기 기둥상부에서 제1방향으로 신장되는 영역을 제외한 영역에 포토레지스트를 형성함에 의한 것임을 특징으로 하는 반도체 장치의 제조방법.The method of claim 1, wherein the mask pattern is formed by forming a photoresist in a region other than the region extending in the first direction from the columnar portion. 제1항에 있어서, 상기 제1공정이 상기 제1방향으로 배열되는 마스크 패턴을 형성한 후 상기 기판을 식각하여 제1폭을 갖는 트렌치를 형성함에 의해 상부 기둥을 형성하는 제1단계와, 상기 기둥측벽에 제1절연막 스페이서를 형성하는 제2단계와, 상기 제1절연막 스페이서를 마스크로 하여 노출된 기판을 식각하여 상기 제1폭보다 좁은 제2폭을 갖는 트렌치를 형성함에 의해 중간부 기둥을 형성하는 제3단계와, 상기 기판 상부로부터 불순물을 이온주입하여 상기 제2폭을 갖는 트렌치의 내벽에 인접하는 스토리지 노드를 형성하는 제4단계와, 상기 제1절연막 스페이서 측벽 및 제2폭을 갖는 트렌치의 측벽에 제2절연막 스페이서를 형성하는 제5단계와, 상기 제2절연막 스페이서를 마스크로 하여 노출된 기판을 식각하여 상기 제2폭보다 좁은 제3폭을 갖는 트렌치를 형성함에 의해 하부기둥을 형성한 후 상기 기판 상부로부터 상기 기판과 같은 도전형의 불순물을 이온주입하여 이웃하는 쎌을 전기적으로 절연하는 확산층을 형성하는 제6단계로 이루어짐을 특징으로 하는 반도체 장치의 제조방법.The method of claim 1, wherein after forming the mask pattern arranged in the first direction, the first process forms an upper pillar by etching the substrate to form a trench having a first width. A second step of forming a first insulating film spacer on the side wall of the column; and etching the exposed substrate using the first insulating film spacer as a mask to form a trench having a second width narrower than the first width. Forming a storage node adjacent to an inner wall of the trench having the second width by implanting impurities from an upper portion of the substrate; and forming a storage node adjacent to an inner wall of the trench having the second width. A fifth step of forming a second insulating film spacer on the sidewalls of the trench; and a trench having a third width narrower than the second width by etching the exposed substrate using the second insulating film spacer as a mask. And a sixth step of forming a diffusion layer to electrically insulate neighboring fins by ion implanting impurities of the same type as the substrate from the upper portion of the substrate by forming a lower column by forming a lower pillar. Manufacturing method. 제4항에 있어서, 상기 제1공정 후 상기 제2절연막 스페이서를 제거한 후 상기 기판 표면에 유전막을 형성하는 공정과, 상기 제2폭을 갖는 트렌치 상단부까지 도전층을 충진하여 쎌 플레이트를 형성하는 공정을 더 구비함을 특징으로 하는 반도체 장치의 제조방법.The method of claim 4, further comprising: removing the second insulating layer spacer after the first process, forming a dielectric layer on the surface of the substrate, and filling a conductive layer to an upper end of the trench having the second width to form a thin plate. Method for manufacturing a semiconductor device characterized in that it further comprises. 제5항에 있어서, 상기 제2공정의 소정물질이 절연물임을 특징으로 하는 반도체 장치의 제조방법.The method of claim 5, wherein the predetermined material of the second process is an insulator. 제6항에 있어서, 상기 마스크 패턴이 상기 기둥 상부에서 제1방향으로 신장되는 영역에 포토레지스트를 형성함에 의한 것임을 특징으로 하는 반도체 장치의 제조방법.The method of claim 6, wherein the mask pattern is formed by forming a photoresist in a region extending in the first direction from the top of the pillar. 제6항에 있어서, 상기 마스크 패턴이 상기 기둥 상부에서 제1방향으로 신장되는 영역을 제외한 영역에 포토레지스트를 형성함에 의한 것임을 특징으로 하는 반도체 장치의 제조방법.The method of claim 6, wherein the mask pattern is formed by forming a photoresist in a region other than the region extending in the first direction from the top of the pillar. 제4항에 있어서, 상기 제1공정 후 상기 제2절연막 스페이서를 제거한 후 상기 기판 표면에 유전막을 형성하는 공정을 더 구비함을 특징으로 하는 반도체 장치의 제조방법.The method of claim 4, further comprising removing the second insulating film spacer after the first step and forming a dielectric film on the surface of the substrate. 제9항에 있어서, 상기 소정물질이 도전층으로 이루어지고 상기 제1폭을 갖는 트렌치의 상단부까지 충진됨을 특징으로 하는 반도체 장치의 제조방법.The method of claim 9, wherein the predetermined material comprises a conductive layer and is filled up to an upper end of the trench having the first width. 제10항에 있어서, 상기 제3공정후 상기 기판 표면에 절연막을 형성하는 공정을 더 구비함을 특징으로 하는 반도체 장치의 제조방법.The method of claim 10, further comprising forming an insulating film on the surface of the substrate after the third process. 제11항에 있어서, 상기 마스크 패턴이 상기 기둥 상부에서 제1방향으로 신장되는 영역에 포토레지스트를 형성함에 의한 것임을 특징으로 하는 반도체 장치의 제조방법.The method of claim 11, wherein the mask pattern is formed by forming a photoresist in a region extending in the first direction from the top of the pillar. 제11항에 있어서, 상기 마스크 패턴이 상기 기둥 상부에서 제1방향으로 신장되는 영역을 제외한 영역에 포토레지스트를 형성함에 의한 것임을 특징으로 하는 반도체 장치의 제조방법.The method of claim 11, wherein the mask pattern is formed by forming a photoresist in a region other than the region extending in the first direction from the top of the pillar. 반도체 기판을 식각함에 의해 형성되고 소정방향으로 배열된 복수개의 기둥과, 상기 기둥의 측벽을 둘러싸는 도전층으로 된 게이트 전극을 갖는 수직형 쎌을 구비하는 반도체 장치에 있어서, 상기 게이트 전극이 아웃하는 상기 기둥사이의 트렌치 측벽에 형성된 고리모양의 도전층 스페이서에 의해 서로 연결됨을 특징으로 하는 반도체 장치.A semiconductor device comprising a plurality of pillars formed by etching a semiconductor substrate and arranged in a predetermined direction, and having a vertical fin having a gate electrode of a conductive layer surrounding the sidewalls of the pillars, wherein the gate electrode is out. And a ring-shaped conductive layer spacer formed on the trench sidewalls between the pillars.
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