KR960011113B1 - 적응적 가변길이 부호화 장치 - Google Patents

적응적 가변길이 부호화 장치 Download PDF

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Abstract

내용 없음.

Description

적응적 가변길이 부호화 장치
제1도는 본 발명에 따른 적응적 가변길이 부호화 장치의 일 실시예를 나타낸 블록도.
제2도는 제1도에 도시된 최대 비트 산출부의 일 실시예를 나타낸 회로도.
제3도는 제1도에 도시된 비트수 줄임부의 일 실시예를 나타낸 회로도.
제4도는 제3도에 도시된 비트수 줄임기의 일 실시예를 나타낸 회로도.
제5도 A도는 종래의 고정길이 부호화를 설명하기 위한 블록도.
제5도 B도는 종래의 가변길이 부호화를 설명하기 위한 블록도.
* 도면의 주요부분에 대한 부호의 설명
1 : 분류부 2 : 래치부
3 : 최대 비트 산출부 4 : 비트수 줄임부
5 : 버퍼 6 : 최대 비트 인에이블 신호
301~308 : 감산기 320 : 비교기
330 : 멀티플렉서 41~48 : 비트수 줄임기
411~418 : 비트 선택기
본 발명은 적응적 가변길이 부호화 장치에 관한 것으로서, 특히, 양자화 데이터의 중간값을 이용한 적응적 가변길이 부호화 장치에 관한 것이다.
이와 관련하여, 종래의 부호화 장치의 대표적인 예로서 고정길이 부호화 장치와 가변길이 부호화 장치가 있다.
제5도 a는 종래의 고정길이 부호화를 설명하기 위한 블록도로서, 양자화부(61a)는 입력신호(603a)를 양자화하며, 고정길이 부호화기(62)는 양자화부(61a)에서 양자화된 값(604a)들을 길이에 관계없이 똑같은 수의 비트를 할당하여 부호화하여 출력 신호(605a)를 출력한다.
그러나, 이와 같은 고정길이 부호화 장치는, 하드웨어의 구현이 비교적 용이하지만, 작은 값에 대해서 불필요하게 많은 비트를 할당하여 비트율이 높게 되는 문제점이 있다.
제5도 b는 종래의 가변길이 부호화를 설명하기 위한 블록도로서, 양자화부(61b)는 입력신호(603b)를 양자화하며, 가변길이 부호화기(63)는 양자화부(61b)에서 양자화된 값(604b)중에서 큰 양자화 값에는 많은 비트를 할당하고 작은 양자화 값에는 적은 수의 비트수를 할당하게 출력 신호(605b)를 출력한다.
그러나, 이러한 가변길이 부호화 장치는 상술한 고정길이 부호화 장치에 비해 비트율을 낮출 수 있지만, 하드웨어 구성이 복잡해지므로 원가 상승의 요인이 되는 문제점이 있다.
본 발명은 이와 같은 종래 기술의 결점을 해결하기 위하여 안출한 것으로서, 고정길이 부호화와 가변길이 부호화의 장점을 이용한 적응적 가변길이 부호화 장치를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 적응적 가변길이 부호화 장치는 입력되는 양자화 데이터를 그 데이터 값의 크기 순서대로 분류하는 분류부와, 분류된 데이터를 래치하는 래치부와, 래치부로부터의 데이터와 소정의 기준값에 따라 최대비트 인에이블 신호를 출력하는 최대 비트 산출부와, 최대 비트 산출부의 데이터의 비트수를 줄이는 비트수 줄임부와, 비트수 줄임기의 출력 데이터를 일시 기억하는 버퍼를 구비한다.
또한, 본 발명에 따른 최대 비트 산출부는 래치부에 래치된 데이터에서 소정의 기준값을 감산하는 다수의 감산기와 다수의 감산기의 출력 신호 중에서 최대값과 최소값을 비교하는 비교기와, 비교기의 출력 신호에 따라 최대값과 최소값 중의 하나를 다중화하는 멀티플렉서와, 멀티플렉서의 출력신호와 소정의 설정값을 비교하는 다수의 비교기와, 다수의 비교기의 출력 신호를 배타적 합의 연산을 실행하여 최대 비트 인에이블 신호를 출력하는 다수의 XOR 게이트 회로를 포함한다.
이때, 본 발명에 있어서 상술한 소정의 기준값은 양자화되어 입력되는 데이터값의 중간값으로 설정한다.
또한, 본 발명에 따른 비트수 줄임기는 감산기로부터의 출력데이터를 입력하기 최하위 비트로부터 순차적으로 출력하는 다수의 비트수 줄임기를 구비한다.
이하, 이와 같은 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제1도를 참조하며, 제1도는 본 발명에 따른 적응적 가변길이 부호화 장치의 일 실시예를 나타낸 블록도로서, 양자화 데이터의 중간값을 이용한 적응적 가변길이 부호화 장치의 일실시예를 나타낸 블록도로서, 양자화 데이터의 중간값을 이용한 적응적 가변길이 부호화 장치에 있어서, 입력되는 양자화 데이터(D1~D8)를 그 데이값의 크기 순서대로 분류하는 분류부(1)와, 분류부(1)에서 분류된 데이터를 래치하는 래치부(2)와, 래치부(2)로부터의 데이터와 소정의 기준값 Vref에 따라 최대 비트 인에이블 신호(6)를 출력하는 최대 비트 산출부(3)와, 최대 비트 산출기(3)의 데이터의 비트 수를 줄이는 비트수 줄임기(4)와, 비트수 줄임기(4)의 출력 데이터를 임시 기억하는 버퍼(5)를 포함하여 이루어진다.
이와 같이 이루어지는 본 발명을 제2도 내지 제4도를 참조하여 보면 다음과 같다.
먼저, 분류부(1)는 입력되는 8비트씩의 양자화 데이터(D1~D2)를 그 값의 크기 순서대로 분류 즉, 분류부(1)는 입력되는 양자화 데이터(D1~D8)가 예를 들면, 십진수로 7,2,4,5,8,3,4,1이라 하면, 8,7,5,4,4,3,2,1의 크기 순서별로 배열하여 출력한다.
다음, 래치부(2)는 분류부(1)에서 크기 순서대로 분류된 데이터를 래치하며, 최대 비트 산출부(3)는 소정의 기준값 Vref에 따라 최대 비트 인에이블 신호(6)를 출력한다.
이어, 비트수 줄임부(4)는 최대 비트 산출부(3)로부터의 출력 데이터를 최대 비트 인에이블 신호(6)에 따라 비트수를 줄이며, 버퍼(5)는 비트수 줄임기(4)로부터의 데이터를 최대 비트인에이블 신호(6)에 따라 일시 저장한다.
이하, 최대 비트 산출부(3)의 일 실시예를 제2도에 따라 더욱 상세하게 설명한다.
제2도는 제1도에 도시된 최대 비트 산출부(3)의 일 실시예를 나타낸 회로도로서, 다수의 감산기(301)~(308), 다수의 비교기(341)~(347), 다수의 XOR 게이트 회로(351)~(358), 비교기(320) 그리고 멀티플렉서(330) 등으로 구성된다.
제3도에 있어서, 감산기(301) 내지 (308)에서는 소정의 기준값 Vref와 래치부(2)에서 래치된 값의 차를 구하여 비트수 줄임부(4)로 출력한다.
또, 감산기(301)의 출력 신호와 감산기(308)의 출력 신호는 비교기(320)의 입력단자 b와 a에 각각 입력 된다.
즉, 비교기(320)는 감산기(301) 내지 (308)중의 최소값과 최대값을 비교하여 그 비교한 결과를 멀티플렉서(330)로 출력한다.
멀티플렉서(330)는 감산기(301)(308)의 각 신호를 입력해서 비교기(320)의 출력 신호에 따라 최소값 또는 최대값 중의 하나를 선택하여 비교기(341) 내지 (347)로 출력한다.
또한, 비교기(341) 내지 (347)에는 미리 설정되어 이는 10~10000000값이 각각 입력되고, 이 값과 멀티플렉서(330)에서의 출력 신호를 비교하여 로우(0)신호 또는 하이(I)신호 중의 하나를 각각 출력한다.
비교기(341) 내지 (347)의 출력 신호는 XOR 게이트 회로(351) 내지 (358)에 입력된다.
XOR 게이트 회로(351)는 비교기(341)의 출력 신호와 미리 설정된 로우신호를 입력하여 배타적 합을 연산해서 최대 비트 인에이블 신호(6)을 형성한다.
XOR 게이트 회로(352)에는 비교기(341)(342)의 출력 신호가 각각 입력되어 배타적 합의 연산을 실해하여 XOR 게이트 회로(351)와 마찬가지로 최대 비트 인에이블 신호(6)을 형성한다.
XOR 게이트 회로(351)을 제외한 XOR게이트 회로(352) 내지 (357)에는 각각 앞단의 비교기의 출력 신호와 바로 그 다음단의 비교기의 출력신호가 입력되어 배타적 합의 연산이 실행되며 비교기(358)에는 비교기(347)의 출력 신호와 하이(High)신호의 배타적 합을 연산하여 각각의 최대 비트 인에이블 신호(6)을 형성한다.
최대 비트 산출부(3)내의 감산기(301)~(308)에서 생성된 출력 신호는 다수의 비트수 줄임기(41) 내지 (48)을 구비한 비트수 줄임기(4)로 입력된다.
제3도는 비트수 줄임기(4)의 구성에 대해 도시한 것으로서, 비트수 줄임기(4)는 최대 비트 산출부(3)에 의해 할당된 비트수만큼 인에이블되고, 감산기(301) 내지 (308)의 출력 데이터를 받아들여 최하위 비트로부터 순차적으로 출력한다.
비트수 줄임기(4)를 구성하는 비트수 줄임기의 구성에 대해 제4도에 따라 설명한다.
제4도는 제3도에 도시된 비트수 줄임기(41)의 구성의 구체적인 회로도이며, 제3도에 도시된 비트수 줄임기(42) 내지 (48)의 각각의 구성도 제4도의 구성과 동일하므로 그 반복 설명은 생략한다.
최대 비트 산출부(3)내의 감산기(301)로부터의 출력 신호와 XOR 게이트 회로(351) 내지 (358)로부터의 최대 비트 인에이블 신호(6)가 비트수 줄임기(41)로 입력된다.
이 비트수 줄임기(41)는 감산기(301)의 출력 데이터에 대응하는 1 내지 8비트 선택기(411) 내지 (418)를 구비한다.
1비트 선택기(411)는 감산기(301)로부터 입력된 데이터와 최대 비트 인에이블 신호(6) 중의 1비트를 선택하여 버퍼(5)로 출력한다.
또한, 2비트 선택기(412)는 감산기(301)로부터 입력된 데이터와 최대 비트 인에이블 신호(6) 중의 2비트를 선택하여 하위 비트는 바로 출력하고 상위 비트는 1비트 지연기(421) 출력한다.
마찬가지로, 8비트 선택기(418)는 감산기(301)로부터 입력된 8비트와 최대 비트 인에이블 신호(6)에 따라 8비트를 선택하여 최하위 비트는 바로 출력하고 상위 비트는 1지연회로(421) 내지 7지연회로(427)로 출력한다.
즉, 버퍼(5)로 출력되는 비트수는 항상 1이며 최하위 비트는 바로 출력되고 상위 비트는 그 수만큼 지연되어 출력된다.
상술한 바와 같은 각각의 비트수 줄임기(41) 내지 (48)의 출력 신호는 버퍼(5)내에 임시 저장되어 양자화 데이터(D1~D8)의 부호화가 종료된다.
다음에 본 발명의 동작에 대해 제1도 내지 제4도를 종합하여 설명한다.
또한, 입력되는 양자화 데이터(D1~D8)는 설명의 편의상 제1도의 구성에서 설명한 십진수 7,2,4,5,8,3,4,1로 가정하여 설명한다.
이와 같은 양자화 데이터(D1~D8)는 분류부(1)에 의해 크기 순서대로 배열되어 즉, 8,7,5,4,4,3,2,1의 순서로 래치부(2)에 입력된다.
감산기(301)내지 (308)은 래치부(2)에 래치된 데이터와 소정의 기준값 Vref와의 차를 계산한다.
이때 기준값을 4로하면, 감산기(301) 내지 (308)에서는 양자화된 값 4,3,1,0,0,1,2,3을 얻게 된다. 비교기(320)는 입력단자 a,b에 입력되는 두값을 비교하여 a의 값이 b보다 크거나 값으면 로우레벨인 0을 출력한다. 이때 멀티플렉서(330)는 제어단자가 0일 때 a단자로 입력되는 값을 출력한다.
따라서, 비교기(320)에서는 a단자의 값이 b단자값보다 크기 때문에 0이 출력되어 멀트플렉서(330)의 제어신호로 사용되므로, 멀티플렉서(330)에서도 a단자의 값 4가 출력된다.
비교기(341)~(347)는 멀티플렉서(330)의 출력값(여기서는 4)과 기설장치(10 내지 10000000)를 비교하여 멀티플렉서(330)의 출력값이 기설장치보다 크거나 같을 때 0을 출력한다.
따라서 비교기(341,342)는 0을 출력하고, 나머지 비교기(343 내지 347)는 1을 출력하게 된다.
따라서 XOR게이트 회로(353)를 제외한 나머지 XOR게이트 회로(351,352,354 내지 358)는 모두 0을 출력하게 되므로 비트수 줄임기(41)내지 (48)에는 100이 각각 입력된다.
따라서, 비트수 줄임기(41) 내지 (48)에는 3비트가 할당되므로, 감산기(301) 내지 감산기(308)에 할당되는 8비트의 데이터 중에서 3비트의 데이터를 출력하게 된다.
즉, 비트수 줄임기(411 내지 418)는 최대 비트 인에이블 신호(6)에 의해서3비트 선택기(413)만이 인에이블되어 감산기(301 내지 308)의 8비트 출력 중 3비트의 데이터가 출력되는데, 이것은 분류부(1)로 입력되는 데이터와 기준값에 의해 달라질 수 있으므로 시리얼(Serial)하게 출력하게 한다.
따라서 최하위 비트는 바로 출력되고 상위 비트로 갈수록 그 만큼 지연되어 출력하게 된다.
이와 같은 예에 대한 데이터의 흐름을 표로 보면 다음과 같다.
이와 같이 본 발명에 의하면, 양자화 데이터(D1~D8)를 부호화하는데 있어서 중간값을 이용하여 공통적으로 공유하는 동적 영역을 줄임으로써 비트수를 줄일 수 있고 하드웨어의 구성도 간단하게 할 수 있다.
즉, 본 발명에 있어서는 고정길이 부호화와 가변길이 부호화의 장점을 각각 이용하여 부호화 장치를 실현하므로, 비트율을 낮출 수 있고 또한 제조 원가를 저감할 수가 있다.
이상, 본 발명에 의해 이루어진 발명을 실시예에 따라서 설명하였지만 본 발명은 실시예에만 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (9)

  1. 양자화 데이터의 중간값을 이용한 적응적 가변길이 부호화 장치에 있어서 ; 입력되는 양자화 데이터(D1~D8)를 그 데이터값의 크기 순서대로 분류하는 분류부(1)와; 상기 분류부(1)에서 분류된 데이터를 래치하는 래치부(2)와; 상기 래치부(2)로부터의 데이터와 소정의 기준값 Vref에 따라 최대 비트 인에이블 신호(6)를 출력하는 최대 비트 산출부(3)와; 상기 최대 비트 산출부(3)의 데이터의 비트수를 줄이는 비트수 줄임부(4)와; 상기 비트수 줄입기(4)의 출력 데이터를 임시 기억하는 버퍼(5)를 포함하는 적응적 가변길이 부호화 장치.
  2. 제1항에 있어서, 상기 최대 비트 산출부(3)는, 상기 래치부(2)에 래치된 데이터에서 상기 소정의 기준값 Vref을 감산하는 다수의 감산기(301) 내지 (308)와; 다수의 감산기(301) 내지 (308)의 출력 신호 중 최대값과 최소값을 비교하는 비교기(320)와; 상기 비교기(320)의 출력 신호에 따라 상기 최대값과 최소값 중의 하나를 다중화하는 멀티플렉서(330)와; 상기 멀티플렉서(330)의 출력 신호와 소정의 설정값을 비교하는 다수의 비교기(341) 내지 (347)와; 상기 다수의 비교기(341) 내지 (347)의 출력 신호를 배타적 합의 연산을 실행하여 최대 비트 인에이블 신호(6)를 출력하는 다수의 XOR 게이트 회로(351) 내지 (358)를 포함하는 적응적 가변길이 부호화 장치.
  3. 제2항에 있어서, 상기 비트수 줄임기(4)는 상기 다수의 감산기(301) 내지 (308)로부터의 출력 데이터를 입력하여 최하위 비트로부터 순차적으로 출력하는 다수의 비트수 줄임기(41) 내지 (48)를 포함하는 적응적 가변길이 부호화 장치.
  4. 제3항에 있어서, 상기 다수의 비트수 줄임기(41) 내지 (48)중에서 적어도 하나 또는 둘 이상의 비트수 줄임기는 상기 최대 비트 인에이블 신호(6)에 따라 상기 감산기로부터의 출력 데이터를 선택하는 다수의 선택기(411) 내지 (418)와 ; 상기 다수의 선택기(411) 내지 (418) 중의 소정의 선택기의 출력 신호를 지열시키는 지연기(421 내지 427)(421',421)(422')를 포함하는 적응적 가변길이 부호화 장치.
  5. 제1항에 있어서, 상기 소정의 기준값 Vref은 상기 입력되는 양자화 데이트(D1~D8)의 중간값인 것을 특징으로 하는 적응적 가변길이 부호화 장치.
  6. 제1항에 있어서, 상기 비트수 줄임기(4)는 상기 최대 비트 산출부(3)에 의해서 할당된 비트수에 대응하여 인에이블되는 것을 특징으로 하는 적응적 가변길이 부호화 장치.
  7. 제2항에 있어서, 상기 비교기(320)(341) 내지 (347)는 상기 최대값과 최소값을 비교하여 상기 최대값이 최소값 이상이면 로우레벨의 제어신호를 출력하는 것을 특징으로 하는 적응적 가변길이 부호화 장치.
  8. 제2항에 있어서, 상기 멀티플렉서(330)는 상기 비교기(320)의 출력 레벨이 로우 레벨일 때 상기 비교기(320)의 입력 신호중 최대값을 선택하여 출력하는 것을 특징으로 하는 적응적 가변길이 부호화 장치.
  9. 제2항에 있어서, 상기 다수의 XOR 게이트 회로(351) 내지 (358)는 상기 다수의 비교기(341) 내지 (347)중의 하나인 비교기의 출력 신호와 바로 그 다음단의 비교기의 출력 신호를 입력하여 배타적 합의 연산을 실행하는 것을 특징으로 하는 적응적 가변길이 부호화 장치.
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