KR960010058Y1

KR960010058Y1 - If amplification circuit for bs tuner

Info

Publication number: KR960010058Y1
Application number: KR2019910007801U
Authority: KR
Inventors: 진호봉; 황수하
Original assignee: 삼성전기 주식회사; 황선두
Priority date: 1991-05-30
Filing date: 1991-05-30
Publication date: 1996-11-21
Also published as: KR920022271U

Abstract

내용 없음.No content.

Description

IF amplifier circuit of BS tuner

제1도는 종래의 회로도.1 is a conventional circuit diagram.

제2도는 본 고안의회로도.2 is a circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

Q1~Q3 : 증폭 트랜지스터 ZD1 : 제너다이오드Q1 to Q3: Amplifying transistor ZD1: Zener diode

1 : 입력단 2 : 출력단1: input 2: output

본 고안은 위성방송을 수신하는 BS튜너에 관한 것으로, 좀더 상세하게는 BS튜너의 중간주파수(IF) 증폭회로를 간략화하고 리니어(Linear)특성을 향상시킬수 있는 BS튜너의 IF증폭회로에 관한 것이다.The present invention relates to a BS tuner for receiving satellite broadcasts, and more particularly, to an IF amplification circuit of a BS tuner capable of simplifying an intermediate frequency (IF) amplifier circuit and improving linear characteristics of the BS tuner.

종래에는 제1도에 도시된 바와같이 BS튜너의 IF 증폭기를 구성하였다.Conventionally, as shown in FIG. 1, an IF amplifier of a BS tuner is constructed.

여기에서 결합용 콘덴서(C1)를 통하여 입력단(1)으로 입력되는 480MHz 대의 IF 신호는 제1 트랜지스터(Q₁)에서 초단 증폭된 후 결합용 콘덴서(C₄)를 통하여 제2 트랜지스터(Q₂)와 제3 트랜지스터(Q₃)에 의한 2단 증폭회로를 거쳐 일정한 이득(약 40dB)를 가지고 출력단(2)으로 출력된다.Here, the IF signal of the 480MHz band input to the input terminal 1 through the coupling capacitor C1 is first amplified by the first transistor Q ₁ and then the second transistor Q ₂ through the coupling capacitor C ₄ . And a two stage amplification circuit by the third transistor Q ₃ are output to the output stage 2 with a constant gain (about 40 dB).

이와같이 3단 증폭회로로 구성되는 각각의 제1-제3 트랜지스터(Q₁-Q₃)는 각각의 DC 바이어스를 가지게 되는데, 제1 트랜지스터(Q₁)의 베이스에는 +B 전압이 저항(R₆,R₃)과 제1제너다이오드(D₁)와 저항(R₂)을 차례로 거쳐 그라운드로 흐르게 한 후 상기 그라운드된 저항(R₁)의 양단간에 나타난 전압이 저항(R1)을 통하여 바이어스로 제공되게 하고, 그의 콜렉터에는 +B전압이 저항(R₆,R₅,R₄)를 차례로 거쳐 제공되게 하고 있다.As described above, each of the first to third transistors Q _{1 to} Q ₃ constituted by the three-stage amplification circuit has a respective DC bias, and a + B voltage is applied to the base of the first transistor Q ₁ to resistor R _6. , R ₃ ), first zener diode (D ₁ ) and resistor (R ₂ ) in order to flow to ground, and then the voltage across the grounded resistor (R ₁ ) is provided as a bias through resistor (R1). The collector is supplied with + B voltage through the resistors R ₆ , R ₅ , and R ₄ in turn.

상기 제 1 제너다이오드(D₁)의 애노드측과 제1 트랜지스터(Q₁)의 베이스측에는 각각 +B 전원측으로의 IF 신호유입을 방지하고 트랜지스터(Q₁)의 베이스 바이어스를 안정화 시키기 위한 그라운드 된 콘덴서(C₃,C₂)가 각각 마련되고, 상기 제 1 트랜지스터(Q₁)의 콜렉터 저항(R₄)양단에는 IF 신호 블로킹용 코일(L₁)이 마련되고 있다.A grounded condenser on the anode side of the first zener diode D ₁ and the base side of the first transistor Q ₁ , respectively, to prevent the inflow of the IF signal to the + B power supply side and to stabilize the base bias of the transistor Q ₁ . (C ₃ , C ₂ ) are provided, respectively, and the IF signal blocking coil L ₁ is provided across the collector resistor R ₄ of the first transistor Q ₁ .

또한 제 2 트랜지스터(Q₂)의 베이스에는 +B 전압이 저항 (R₆,R₁₀,R₈)과 제 2 제너다이오드(D₂)와 저항(R₇)을 직렬로 통하여 바이어스로 제공되게 하고, 그의 콜렉터에는 +B 전압이 저항(R₆,R₁₀,R₉)을 직렬로 통하여 제공되게 하고 있다.In addition, at the base of the second transistor Q ₂ , a + B voltage causes a resistor (R ₆ , R ₁₀ , R ₈ ), a second zener diode (D ₂ ), and a resistor (R ₇ ) to be provided as a bias in series. , Whose collector has a + B voltage provided through resistors R ₆ , R ₁₀ and R ₉ in series.

상기 제 2 제너다이오드(D₂)의 애노드측과 제2 트랜지스터(Q₂)의 콜렉터측에는 IF신호가 +B전원측으로 유입되는 것을 방지하는 IF 신호 바이패스 콘덴서(C₅,C₆)가 각각 마련되고 있다.IF signal bypass capacitors C ₅ and C ₆ are provided on the anode side of the second zener diode D ₂ and the collector side of the second transistor Q ₂ to prevent the IF signal from flowing into the + B power supply side, respectively. It is becoming.

또한 제3 트랜지스터(Q₃)의 베이스 바이어스는 상기 제2 트랜지스터(Q₂)의 콜렉터 전압으로 바이어스되게하고, 그의 콜렉터에는 +B 전압이 저항(R₆,R₁₁,R₁₂)을 직렬로 통하여 제공되게하고, 그의 에미터에는 바이어스저항(R₇)가 이 바이어스 저항(R₁₃)에 병렬로 연결되며 증폭주파수 대역을 결정하는 콘덴서(C₈)가 마련되고 있다.In addition, the base bias of the third transistor Q ₃ is biased to the collector voltage of the second transistor Q ₂ , and a + B voltage is applied to the collector through the resistors R ₆ , R ₁₁ , and R ₁₂ in series. The emitter is provided with a capacitor C ₈ whose bias resistor R ₇ is connected in parallel with the bias resistor R ₁₃ and determines the amplification frequency band.

마찬가지로 제3 트랜지스터(Q₃)콜렉터 저항(R₁₁,R₁₂) 사이에는 IF 신호 바이패스용 콘덴서(C₇)가 마련되고, 상기 제3 트랜지스터(Q₃)의 콜렉터와 출력단(2) 사이에는 신호 결합용 콘덴서(C₉)가 설치되고 있다.Similarly, an IF signal bypass capacitor C ₇ is provided between the third transistor Q ₃ and the collector resistors R ₁₁ and R ₁₂ , and between the collector and the output terminal 2 of the third transistor Q ₃ . A signal coupling capacitor C ₉ is provided.

따라서 입력단(1)에 입력된 IF 신호는 저항(R₆,R₅,R₃,R₂,R₁)및 제 1 제너다이오드(D₁)를 통한 +B 전압으로 베이스 바이어스되는 제1 트랜지스터(Q₁)와, 저항(R₆,R₁₀,R₈,R₇) 및 제2 제너다이오드(D₂)를 통한 +B 전압으로 베이스 바이어스되는 제2 트랜지스터(Q₂)에서 증폭된 후, 상기 제2 트랜지스터(Q₂)의 콜렉터 전압으로 베이스 바이어스되며 에미터바이패스 콘덴서(C₈)및 바이어스 저항(R₁₃)으로 결정되는 통과 주파수 대역을 가지는 제3 트랜지스터(Q₃)를 거쳐 출력단(2)에 나타나게 된다.Therefore, the IF signal input to the input terminal 1 is the first transistor (Base 6 biased to + B voltage through the resistors (R ₆ , R ₅ , R ₃ , R ₂ , R ₁ ) and the first zener diode (D ₁ ) Q ₁ ), and amplified in a second transistor (Q ₂ ) that is base biased to + B voltage through resistors (R ₆ , R ₁₀ , R ₈ , R ₇ ) and second zener diode (D ₂ ). Base-biased by the collector voltage of the second transistor Q ₂ and output terminal 2 via a third transistor Q ₃ having a pass frequency band determined by emitter bypass capacitor C ₈ and bias resistor R ₁₃ . Will appear.

그러나 이와같은 종래의 IF 증폭회로는 수많은 구성소자를 가짐에 따라 소형으로 제작되어야할 BS 튜너의 IF 증폭단 PCB 면적을 많이 차지하게 되므로 BS튜너 사이즈 증가를 초래하고 또한 복잡한 회로구성에 따라 신호 손실을 유발하게 되어 결국 정상적인 이득을 확보하기 어렵게 된다.However, such a conventional IF amplifier circuit occupies a large area of the IF amplifier stage PCB of the BS tuner, which has to be made compact due to the large number of components, resulting in an increase in the BS tuner size and a signal loss due to complex circuit configurations. As a result, it is difficult to obtain a normal gain.

특히, 제1,2 트랜지스터가 각각 독립적인 베이스 바이어스를 가짐에 따라서, 외부 조건, 예를 들면 온도변화에 의해 발생되는 제너다이오드들과 저항들의 특성 편차에 기인하는 회로동작의 불안정성으로 평탄한 이득 특성을 얻을 수 없게 된다.In particular, as the first and second transistors have independent base biases, a flat gain characteristic can be obtained due to instability of circuit operation due to characteristic variations of zener diodes and resistors caused by an external condition, for example, a temperature change. You won't get it.

본 고안의 목적은 종래의 회로구성에 따라 제반문제점을 해결하기 위해, 복수의 제너다이오드와 이에 관련된 회로구성을 간략화하여 BS 튜너의 IF 증폭단의 PCB 사이즈 축소 및 조립 장착을 수월하게 할 수 있고, 또한 각 트랜지스터의 동작을 안정화시킴에 따라 리니어 특성(평탄도)을 향상 시킬 수 있는 BS튜너의 IF증폭회로를 제공하는데 있다.An object of the present invention is to simplify the plurality of zener diodes and related circuit configurations in order to solve the problems according to the conventional circuit configuration, to facilitate the PCB size reduction and assembly mounting of the IF amplifier stage of the BS tuner, It is to provide IF tuner circuit of BS tuner which can improve linear characteristics (flatness) by stabilizing the operation of each transistor.

이하 첨부한 도면을 토대로 하여 본 고안을 설명하면 다음과 같다.Hereinafter, the present invention will be described based on the accompanying drawings.

제2조는 본 고안의 회로구성도로써, 결합용 콘덴서(C₁)를 통한 입력단(1)의 IF 입력신호는 제1 트랜지스터(Q₁)에서 증폭된 후 결합용 콘덴서(C₄)를 거쳐 제2 트랜지스터(Q₂)의 베이스에 입력되게 구성하고, 상기 제2 트랜지스터(Q₂)에서 증폭된 IF 신호는 제3 트랜지스터(Q₃)의 베이스에 입력되게 구성하고, 상기 제3 트랜지스터(Q₃)에서 증폭된 IF신호는 결합용 콘덴서(C₇)를 통과하여 출력단(2)에 나타나게 구성한다.Article 2 is a circuit diagram of the present invention, wherein the IF input signal of the input terminal 1 through the coupling capacitor C ₁ is amplified by the first transistor Q ₁ and then passed through the coupling capacitor C ₄ . the second transistor of the IF signal amplified by the (Q ₂₎ is a third transistor (Q ₃₎ configured to be input to the base, and of the third transistor (Q ₃ configured to be input to the base of the second transistor (Q _2), and IF signal amplified by) passes through the coupling capacitor (C ₇ ) is configured to appear in the output terminal (2).

즉, IF신호는 3단 증폭회로에의 증폭되게 구성한다.That is, the IF signal is configured to be amplified by the three stage amplification circuit.

상기 제1-3 트랜지스터(Q₁-Q₃)의 DC 바이어스를 보면 +B 전압이 저항(R₃), 제너다이오드(ZD₁), 저항(R₁)을 차례로 통하여 그라운드로 흐르게 연결하고, 상기 저항(R₁) 양단에 나타난 전압이 각각의 저항(R₂)과 저항(R₄)을 통하여 제 1 트랜지스터(Q₁)와 제2 트랜지스터(Q₂)의 각 베이스에 바이어스 전압으로 인가되게 연결하여 구성한다.In the DC bias of the _{first to} _third transistors Q _{1 to} Q ₃ , a + B voltage is connected to the ground through the resistor R ₃ , the zener diode ZD ₁ , and the resistor R _{1 in order} . The voltage across the resistor R ₁ is connected to each base of the first transistor Q ₁ and the second transistor Q ₂ as a bias voltage through each of the resistors R ₂ and R ₄ . To configure.

상기 제너다이오드(ZD₁)의 애노드측에는 IF 신호 바이패스용 콘덴서를 연결하고, 제1 트랜지스터(Q₁)의 베이스에는 제1트랜지스터(Q₁)의 동작 안정화를 위한 콘덴서(C₂)를 연결한다.An anode of the Zener diode ZD ₁ is connected to a capacitor for IF signal bypass, and a capacitor C ₂ for stabilizing the operation of the first transistor Q _{1 is} connected to a base of the first transistor Q ₁ . .

한편 제2 트랜지스터(Q₂)의 콜렉터 전압은 동작안정화용 콘데서(C₅)를 통하여 증폭대역을 결정하기 위한 에미터 바이패스 콘덴서(C₆)및 저항(R₇)이 마련된 제 3 트랜지스터(Q₃)의 베이스 바이어스 전압으로 제공되게 연결하고, 상기 제3 트랜지스터(Q₃)이 콜렉터에는 B전압이 저항(R₃,R₆)을 직렬로 통하여 인가되게 연결한다.On the other hand, the collector voltage of the second transistor Q ₂ is the third transistor Q provided with an emitter bypass capacitor C ₆ and a resistor R ₇ for determining an amplification band through the operation stabilization capacitor C ₅ . ₃ ) and the third transistor Q _{3 is} connected to the collector such that a voltage B is applied through the resistors R ₃ and R ₆ in series.

이와같이 구성된 본 고안 IF 증폭회로의 동작을 설명한다.The operation of the present invention IF amplifier circuit configured as described above will be described.

입력단(1)에 나타난 480MHz대 IF 입력신호는 결합용 콘덴서(C₁)를 통하여 제1 트랜지스터(Q₁)의 베이스에 입력된다. 이때 제 1 트랜지스터(Q₁)는 +B 전압원에 의한 전류가 저항(R3)과 제너다이오드(ZD₁)와 저항(R1)을 직렬로 통하여 그라운드로 흐름으로써 상기 저항(R₁)양단간에 얻어지게 되는 전압에 의해 바이어스되고 있기 때문에, 상기 제1 트랜지스터(Q₁)에서 IF 입력신호가 증폭되어 그의 콜렉터에 나타나게 된다.The 480 MHz band IF input signal shown in the input terminal 1 is input to the base of the first transistor Q ₁ through the coupling capacitor C ₁ . In this case, the first transistor Q ₁ is configured to obtain current between the resistor R ₁ by passing a current from the + B voltage source through the resistor R3, the zener diode ZD ₁ , and the resistor R1 in series. Because of the bias, the IF input signal is amplified in the first transistor Q ₁ and appears in its collector.

상기 제 1 트랜지스터(Q₁)의 콜렉터 출력단에 나타난 IF 신호는 결합용 콘덴서(C4)를 거쳐 제2 트랜지스터(Q₂)의 베이스에 입력된다. 이때 제2트랜지스터(Q₂)에는 상기 저항(R₁) 양단간 전압이 저항(R₄)을 통하여 베이스 바이어스로 제공되고 있기 때문에, 그의 베이스로 입력되는 제1 트랜지스터(Q₁)의 출력신호는 이제2 트렌지스터(Q₂)에서 증폭되어 제3 트랜지스터(Q₃)의 베이스에 인가된다.The IF signal shown at the collector output terminal of the first transistor Q ₁ is input to the base of the second transistor Q ₂ via a coupling capacitor C4. At this time, since the voltage across the resistor R ₁ is provided to the second transistor Q ₂ as a base bias through the resistor R ₄ , the output signal of the first transistor Q ₁ input to the base is now received. Amplified in two transistors Q ₂ and applied to the base of the third transistor Q ₃ .

이때 제3 트랜지스터(Q₃)의 베이스에는 제2 트랜지스터(Q₂)의 콜렉터저항(R₅)을 통한 +B 전압이 동작 안정화용 콘덴서(C₅)를 거쳐 바이어스로 제공되고 잇으므로, 그의 에미터 바이패스 콘덴서(C₆)및 저항(R₇)으로 결정되는 대역 이득 및 주파수내에서 제3 트랜지스터(Q₃)는 제2 트랜지스터(Q₂)의 콜렉터 출력을 증폭한 후 결합용 콘덴서(C₇)를 통하여 출력단(2)으로 출력하게 된다.At this time, the + B voltage through the collector resistor R ₅ of the second transistor Q ₂ is provided to the base of the third transistor Q ₃ as a bias through the operation stabilizing capacitor C ₅ , and thus, the EMI The third transistor Q ₃ amplifies the collector output of the second transistor Q ₂ within the band gain and frequency determined by the bypass bypass capacitor C ₆ and the resistor R ₇ , and then the coupling capacitor C _It is output to the output terminal 2 through ₇ ).

상기 제2 제3 트랜지스터(Q₂,Q₃)는 실질적으로 캐스코드 증폭회로의 구성을 가지게 되며, 26-28dB이상으로 되게 설계하는 것이 바람직하다.The second third transistors Q ₂ and Q ₃ have a configuration of a cascode amplifier circuit substantially, and are preferably designed to be 26-28 dB or more.

따라서 제1 트랜지스터(Q1)의 증폭도를 고려하면 전체 3단 증폭기의 이득을 40dB이상으로 되게 설계하는 것은 그리 어렵지 않게 된다.Therefore, considering the amplification degree of the first transistor Q1, it is not very difficult to design the gain of the entire three stage amplifier to be 40 dB or more.

또한 본 고안의 IF 증폭회로는 480MHz대의 IF 신호 뿐만 아니라 각 구성소자의 용량의 조절을 통하여 800MHz의 주파수 신호 증폭을 가능하게 한다.In addition, the IF amplification circuit of the present invention enables the amplification of the frequency signal of 800 MHz by adjusting the capacity of each component as well as the IF signal of the 480 MHz band.

이상에서 설명한 바와같은 본 고안은 제1,2 트랜지스터의 DC 바이어스의 단일화에 따라 IF 증폭기의 바이어스 회로를 간략화 시킬 수 있어 PCB사이즈의 축소 및 원가절감 효과를 얻을 수 있다.As described above, the present invention can simplify the bias circuit of the IF amplifier according to the unification of the DC bias of the first and second transistors, thereby reducing the PCB size and reducing the cost.

또한 단인 바이어스 회로 구축에 따라 각 구성소자의 특성 편차 및 외부 조건의 변화에 대하여서도 제1,2 트랜지스터의 바이어스 포인트를 항상 동일하게 유지시킬 수 있어 이득 특성을 평탄화를 달성할 수 있다.In addition, according to the construction of a single bias circuit, the bias points of the first and second transistors can be kept the same at all times even in the characteristic variation of each component and in the change of external conditions, thereby achieving flattening the gain characteristics.

Claims

(Correction) includes a cascode amplification circuit by cascode combining the _second and third transistors Q ₂ and Q ₃ and a first transistor Q ₁ for ultra-short amplifying an IF signal input to the cascode amplifier circuit. In the IF amplifier circuit for the intermediate frequency processing of the BS tuner, the current by the B voltage source is connected to the resistor (R ₃ ), Zener diode (ZD ₁ ) and the resistor (R ₁ ) in series through the ground, the resistance Voltages across both ends of R _{1 are} connected via a resistor R ₂ and a resistor R ₄ to the base of the first transistor Q ₁ and the base of the second transistor Q _2, respectively. IF tuner circuit of the BS tuner, characterized in that the configuration.