KR960009947B1 - Refresh circuit of dram - Google Patents
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Abstract
Description
제1도는 종래의 기술에 따른 디램의 리프레쉬 회로의 블럭도.1 is a block diagram of a refresh circuit of a DRAM according to the prior art.
제2도는 본 발명에 따른 리프레쉬 회로의 블럭도.2 is a block diagram of a refresh circuit according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
200 내지 202 : 행 어드레스 버퍼210 내지 212 : 낸드 게이트200 to 202: row address buffer 210 to 212: NAND gate
230 : CBR 리프레쉬 검출기240 : 행 디코더230: CBR refresh detector 240: row decoder
250 : 메모리 셀 어레이260 내지 262 : T-플립플롭250: memory cell array 260 to 262: T-flip-flop
270 내지 272 : 래치280 : /RAS 온리 리프레쉬 검출기270 to 272: Latch 280: / RAS only refresh detector
281 : OR 게이트282 : 지연회로281 OR gate 282: delay circuit
본 발명은 DRAM(Dynamic Random Access Memory)의 리프레쉬 회로에 관한 것으로서, 특히 /RAS 온리 리프레쉬 동작을 할 때에 CBR(/CAS before /RAS) 리프레쉬 카운터를 /RAS 온리 리프레쉬 어드레스로 설정하여 /RAS 온리 리프레쉬와 /CAS before /RAS를 혼용할 수 있는 디램의 리프레쉬 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a refresh circuit for DRAM (Dynamic Random Access Memory). In particular, the CBR (/ CAS before / RAS) refresh counter is set to the / RAS only refresh address when the / RAS only refresh operation is performed. / CAS before / RAS is related to the refresh circuit of DRAM.
일반적으로 디램의 메모리 셀은 캐패시터를 정보 기억 수단으로 사용하고 있는데, 이 메모리 셀에 저장된 데이타를 계속 유지시키기 위해서는 일정간격으로 메모리 셀에 대해 리프레쉬 동작을 행하여야 한다.In general, a memory cell of a DRAM uses a capacitor as an information storage means. In order to maintain data stored in the memory cell, a refresh operation must be performed on the memory cell at a predetermined interval.
대램 셀을 리프레쉬하는 방법으로는 /RAS 온리 리프레쉬 방법과 CBR 리프레쉬 방법이 있다. /RAS 온리 리프레쉬 방법은 /CAS 신호를 하이로 유지하면서 /RAS 신호를 변화시켜 셀을 리프레쉬 하는 것으로서, 이 리프레쉬 동작을 위해서는 어드레스를 외부에서 공급하여야 한다.There are two methods for refreshing the DRAM cell: the / RAS only refresh method and the CBR refresh method. The / RAS only refresh method is to refresh the cell by changing the / RAS signal while keeping the / CAS signal high. For this refresh operation, an address must be supplied externally.
CBR 리프레쉬 방법은, 정상적으로 메모리 셀을 억세스 하는 동작이 일반적으로 /RAS 신호가 /CAS 신호보다 먼저 변화하므로 리프레쉬 동작 모드라는 것을 인지하게 하기 위하여 /RAS 신호보다 먼저 /CAS 신호를 변화시켜서 리프레쉬를 행하는 것이다. 이 방법에서는 디램 내부에 어드레스를 발생하기 위한 어드레스 카운터를 가지고 있다.In the CBR refresh method, the normal operation of accessing a memory cell is performed by changing the / CAS signal before the / RAS signal so that the / RAS signal changes before the / CAS signal. . This method has an address counter for generating an address in the DRAM.
제1도를 참조하여 종래의 디램 메모리 셀에 리프레쉬 동작에 관하여 설명한다.A refresh operation on a conventional DRAM memory cell will be described with reference to FIG.
제1도에 도시된 바와같이 메모리 셀 어레이(150)에 리프레쉬를 행하기 위한 리프레쉬 회로는 외부 지정 어드레스 신호(AXo--AXn) 및 /RAS 제어 신호 R1을 수신하는 행 어드레스 버퍼(100,101,102)와, CBR 리프레쉬 카운터의 역할을 하는 T-플립플롭(120,121,122)과, /RAS 및 /CAS 신호르르 수신하여 처리한 후 출력 신호를 행 어드레스 버퍼(100,101,102)와 NAND 게이트(110,111,112)로 보내는 CBR 리프레쉬 검출기(130)와, 그리고 CBR 리프레쉬 카운터와 행 어드레스 버퍼(100,101,102)의 출력 신호와 인에이블 신호 RP에 따라 리프레쉬할 메모리 셀을 지정하는 행 디코더(140)로 구성된다.As shown in FIG. 1, the refresh circuit for refreshing the memory cell array 150 includes row address buffers 100, 101, and 102 for receiving an externally designated address signal AXo--AXn and / RAS control signal R1; T-Flip-flops (120, 121, 122) serving as CBR refresh counters, CRAS refresh detectors (130, 111, 112) which receive and process / RAS and / CAS signals and send output signals to row address buffers (100, 101, 102) and NAND gates (110, 111, 112). And a row decoder 140 for specifying memory cells to be refreshed according to the output signals of the CBR refresh counter and the row address buffers 100, 101, and 102 and the enable signal RP.
이와같이 구성된 리프레쉬 회로의 동작은 다음과 같다. 먼저, /RAS 온리 리프레쉬 방식은 /RAS 신호가 하강할 때 인가된 행 어드레스 신호(AXo--AXn)를 /RAS 제어 신호인 R1에 의해서 각 행 어드레스 버퍼(100,101,102)에 래치된다. 각 행 어드레스 버퍼(100,101,102)의 출력 신호는 행 디코더(140)에 입력되며, 행 디코더(140)가 인에이블 신호 PR에 의해 인에이블 되며 행 어드레스에 따라 메모리 셀 어레이(150)중 한 워드라인이 선택된다. 이렇게 선택된 워드라인에 연결된 모든 메모리 셀들에 대해 리프레쉬가 행해진다. /RAS 온리 방식은 데이타만 출력되지 않는 점만 제외하면 일반 디램의 메모리 셀 억세스 방식과 동일하다.The operation of the refresh circuit configured as described above is as follows. First, in the / RAS only refresh method, when the / RAS signal falls, the applied row address signals AXo--AXn are latched in the row address buffers 100, 101, and 102 by R1, which is the / RAS control signal. Output signals of the row address buffers 100, 101, and 102 are inputted to the row decoder 140, and the row decoder 140 is enabled by the enable signal PR, and one word line of the memory cell array 150 is changed according to the row address. Is selected. Refresh is performed for all memory cells connected to the selected word line. The / RAS only method is identical to the normal DRAM memory cell access method except that only data is output.
CBR 리프레쉬 방식은 CBR 리프레쉬 검출기(130)에서 CBR 리프레쉬 상태를 검출하면 CBR 신호를 발생하고, 이 CBR 신호는 행 어드레스 버퍼(100,101,102)를 디제이블 시키고 반면에 CBR 리프레쉬 카운터인 T-플립플롭(120,121,122)을 인에이블 시키고 행 디코더(140)에 연결된 후, T-플립플롭(120,121,122) 자신은 1증가되어 다음에 리프레쉬될 메모리 셀의 어드레스를 준비한다. T-플립플롭(120,121,122)의 출력신호를 받은 행 디코더(140)는 인에이블 신호 PR에 의해 인에이블되어 메모리 셀 어레이(150)에 리프레쉬 될 메모리 셀의 워드라인을 선정한다.The CBR refresh method generates a CBR signal when the CBR refresh detector 130 detects the CBR refresh state. The CBR signal disables the row address buffers 100, 101, and 102, while the TBR flip-flops 120, 121, and 122 are CBR refresh counters. After enabling and connected to the row decoder 140, the T-flip-flop (120, 121, 122) itself is increased by one to prepare the address of the memory cell to be refreshed next. The row decoder 140 receiving the output signals of the T-flip flops 120, 121, and 122 selects a word line of a memory cell that is enabled by the enable signal PR and is refreshed in the memory cell array 150.
이상 설명한 바와같이 종래의 디램 리프레쉬 방식은 CBR 리프레쉬 작동일 때는 CBR 카운터를 사용하고, /RAS 온리 리프레쉬 작동일 때는 외부로부터 리프레쉬 어드레스를 받아들이기 때문에, 이들 2가지 방식을 혼용하여 사용할 수 없는 문제점이 있다.As described above, the conventional DRAM refresh method uses a CBR counter for the CBR refresh operation, and accepts a refresh address from the outside for the / RAS only refresh operation. Therefore, there is a problem in that these two methods cannot be used in combination. .
본 발명은 이와같은 문제점을 감안하여, /RAS 온리 리프레쉬 방식과 CBR 리프레쉬 방식을 혼용할 수 있는 디램 메모리 셀의 리프레쉬 회로를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION In view of the above problems, an object of the present invention is to provide a refresh circuit for a DRAM memory cell that can mix / RAS only refresh method and CBR refresh method.
본 발명에 따른 디램 메모리 셀의 리프레쉬 회로의 특징은, /RAS 온리 리프레쉬 동작을 할 때는 CBR 리프레쉬 카운터의 표시값을 /RAS 온리 리프레쉬 어드레스 값으로 설정하여 /RAS 온리 방식과 CBR 리프레쉬 방식을 혼용하여 사용할 수 있게 한 것이다.The feature of the refresh circuit of the DRAM memory cell according to the present invention is that when the / RAS only refresh operation is performed, the display value of the CBR refresh counter is set to the / RAS only refresh address value to be used in combination with the / RAS only method and the CBR refresh method. It was made possible.
이하에서 첨부 도면 제2도를 참조하여 본 발명의 실시예를 상술한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIG. 2.
제2도는 본 발명에 따른 디램 메모리 셀의 리프레쉬 회로를 도시하고 있다. 이 리프레쉬 회로는, 외부 지정 어드레스 신호(AXo--AXn) 및 /RAS 제어 신호 R을 수신하는 행 어드레스 버퍼(200,201,222)와, /RAS 및 /CAS 신호를 입력받아 CBR 신호를 출력하는 CBR 리프레쉬 검출기(230)와, 상기 /RAS 및 /CAS 신호를 입력받아 ROR 신호를 발생하는 /RAS 온리 검출기(280)와, 상기 행 어드레스 버퍼(200,201,222) 및 /RAS 온리 리프레쉬 검출기(230)의 출력 신호를 받는 래치(270,271,272)와, 상기 CBR 신호와 지연회로(282)의 출력 신호를 받는 OR 게이트(281)와, 상기 OR 게이트(281)의 출력 신호를 받는 리프레쉬 카운터(290)의 역할을 하는 T-플립플롭(260,261,262)과, 상기 행 어드레스 버퍼(200,201,222)와 T-플립플롭(260,261,262)의 출력 신호를 받아 메모리 셀 어레이(250)의 워드라인을 선택하는 행 디코더(240)로 구성된다.2 shows a refresh circuit of a DRAM memory cell according to the present invention. The refresh circuit includes a row address buffer (200, 201, 222) for receiving an externally designated address signal (AXo--AXn) and a / RAS control signal R, and a CBR refresh detector for receiving / RAS and / CAS signals and outputting a CBR signal ( 230, a / RAS only detector 280 that receives the / RAS and / CAS signal to generate a ROR signal, and a latch that receives the output signal of the row address buffer (200,201,222) and / RAS only refresh detector 230 270, 271, 272, an OR gate 281 that receives the CBR signal and the output signal of the delay circuit 282, and a T-flip flop that serves as a refresh counter 290 that receives the output signal of the OR gate 281. And a row decoder 240 that receives the output signals of the row address buffers 200, 201, 222 and the T-flip flops 260, 261, 262 and selects a word line of the memory cell array 250.
행 어드레스는 버퍼(200,201,222)는 외부의 어드레스와 /RAS 제어 신호인 R1 및 CBR 신호를 수신한 후 출력을 발생한다. 이 출력 신호는 래치(270,271,272)의 각 입력 단자 D와 T-플립플롭(260,261,262)의 출력측에 연결되고, 다시 행 디코더(240)의 입력 단자에 연결된다.In the row address, the buffers 200, 201, and 222 generate an output after receiving an external address and R1 and CBR signals, which are / RAS control signals. This output signal is connected to the respective input terminals D of the latches 270, 271, 272 and the output side of the T-flip flops 260, 261, 262, and again to the input terminals of the row decoder 240.
래치(270,271,272)의 각 인에이블 단자(EN)에는 /RAS 제어 신호인 R2 신호가 입력되며 출력 인에이블 단자(OE)에는 /RAS 온리 리프레쉬 검출기(230)의 출력 신호인 ROR 신호가 인가된다. 상기 각 래치(270,271,272)의 출력 단자(X)와 출력 단자(/X)는 T-플립플롭(260,261,262)의 각각 SD 단자와 CD 단자에 접속된다.The R2 signal, which is a / RAS control signal, is input to each enable terminal EN of the latches 270, 271, and 272, and the ROR signal, which is an output signal of the / RAS only refresh detector 230, is applied to the output enable terminal OE. The output terminal X and the output terminal / X of each of the latches 270, 271 and 272 are connected to the SD terminal and the CD terminal of the T-flip flops 260, 261 and 262, respectively.
AND 게이트의 입력 단자는 각각 Vcc 전압과 OR 게이트(281)의 출력선이 연결되며, 그 출력은 T-플립플롭(260,261,262)의 클럭 단자에 접속된다. CBR 리프레쉬 검출기(230)는 /RAS 및 /CAS 신호를 받아 출력 신호로서 CBR을 발생한다. 그리고 /RAS 온리 리프레쉬 검출기(280)는 /RAS와 /CAS를 입력으로 받아 출력 ROR 신호를 발생하고, 이 ROR 신호는 지연 회로(282)와 래치(270,271,272)의 OE 단자에 연결된다. 지연회로(282)는 /RAS 온리 리프레쉬 검출기(230)의 출력 신호를 받으며, 이것의 출력선은 OR 게이트(281)의 입력단자에 연결된다.The input terminal of the AND gate is connected to the Vcc voltage and the output line of the OR gate 281, respectively, and its output is connected to the clock terminals of the T-flip flops 260, 261 and 262, respectively. The CBR refresh detector 230 receives the / RAS and / CAS signals and generates CBR as an output signal. The / RAS only refresh detector 280 receives / RAS and / CAS as inputs and generates an output ROR signal, which is connected to the delay circuit 282 and the OE terminal of the latches 270, 271 and 272. The delay circuit 282 receives the output signal of the / RAS only refresh detector 230, and its output line is connected to the input terminal of the OR gate 281.
다음은 제2도의 리프레쉬 회로의 동작에 관하여 상술한다.Next, the operation of the refresh circuit of FIG. 2 will be described in detail.
/RAS 신호가 하강할 때 R1 신호에 의해 입력된 행 어드레스를 R2 신호에 의해 래치(270,271,272)에서 래치한 후, 상기 입력된 행 어드레스가 /RAS 온리 리프레쉬의 어드레스이면 CBR 리프레쉬 어드레스를 입력된 어드레스로 바꾸어 주고 난 후, 다음 리프레쉬를 위해 1을 증가시킨다. /RAS 온리 리프레쉬는, R1이 인가되면 행 어드레스 버퍼(200,201,222)는 리프레쉬 어드레스를 출력한다. RP 신호는 디코더의 인에이블 신호로서 RP 신호가 인에이블되면 주어진 어드레스를 디코딩한다. R2 신호가 래치(270,271,272)에 인가되면 리프레쉬 어드레스는 래치되고, /RAS 신호가 상승할 때에 ROR 신호가 발생하여 래치의 신호를 인에이블 시켜주면 T-플립플롭(260,261,262)의 각 CD, SD 단자에 입력되어, T-플립플롭(260,261,262)의 출력을 /RAS 온리 리프레쉬 어드레스로 변화시켜 준다. 이때 RP 신호는 디제이블되기 때문에 행 디코더(240)는 디제이블된다. 그후 OR 게이트(281)에 지연회로(282)를 통해 소정의 시간이 지연된 후 ROR 신호가 입력되면 T-플립플롭(260,261,262)은 리프레쉬 신호에 1을 증가시켜 준다. 역시 이때도 RP 신호는 디제이블 상태이다.When the / RAS signal falls, the row address input by the R1 signal is latched by the latches 270, 271, 272 by the R2 signal, and if the input row address is an address of the / RAS only refresh, the CBR refresh address is input to the input address. After changing, increase 1 for the next refresh. In the / RAS only refresh, when R1 is applied, the row address buffers 200, 201, and 222 output the refresh address. The RP signal is an enable signal of the decoder and decodes a given address when the RP signal is enabled. When the R2 signal is applied to the latches 270, 271 and 272, the refresh address is latched. When the / RAS signal rises, a ROR signal is generated to enable the latch signal. It is input to change the output of the T-flip flops 260, 261 and 262 to the / RAS only refresh address. In this case, since the RP signal is disabled, the row decoder 240 is disabled. Thereafter, if the ROR signal is input after a predetermined time is delayed through the delay circuit 282 to the OR gate 281, the T-flip-flops 260, 261, and 262 add 1 to the refresh signal. Again, the RP signal is disabled.
CBR 리프레쉬에 있어서는, CBR 리프레쉬 검출기(230)에서 CBR 리프레쉬가 검출되어 CBR 신호가 인에이블되면, 행 어드레스의 출력은 플로팅(floating)되고, T-플립플롭(260,261,262)에 클럭이 발생하여 CBR 리프레쉬 어드레스를 출력시킨다. RP 신호가 인에이블되면 행 디코더는 CBR 리프레쉬 어드레스를 디코딩하여 메모리 셀 어레이(250)에 한 워드라인을 선택한다. 이때 래치(270,271,272)는 리프레쉬 어드레스를 래치하여도 OE 신호가 인가되지 않으므로 의미가 없다.In the CBR refresh, when the CBR refresh is detected by the CBR refresh detector 230 and the CBR signal is enabled, the output of the row address is floated, and a clock is generated at the T-flip flops 260, 261 and 262 so that the CBR refresh address is generated. Outputs When the RP signal is enabled, the row decoder decodes the CBR refresh address to select one word line in the memory cell array 250. At this time, the latches 270, 271 and 272 have no meaning since the OE signal is not applied even when the refresh addresses are latched.
이상 설명한 본 발명에 따른 디램의 리프레쉬 회로는 /RAS 온리 리프레쉬와 CBR 리프레쉬를 혼용할 수 있도록 설계하였기 때문에 메모리를 사용한 시스템 설계에 다양한 편의성을 제공하는 잇점이 있다.The refresh circuit of the DRAM according to the present invention described above is designed to mix / RAS only refresh and CBR refresh, which provides various conveniences in system design using a memory.
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