KR960002646B1 - The compound semiconductor device and the manufacturing method thereof - Google Patents
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Abstract
Description
제1도는 종래의 VSIS형 레이저 다이오드의 수직단면도.1 is a vertical sectional view of a conventional VSIS laser diode.
제2도는 종래의 MESFET의 수직단면도.2 is a vertical cross-sectional view of a conventional MESFET.
제3도는 이 발명에 따른 화합물 반도체 소자의 수직단면도.3 is a vertical sectional view of a compound semiconductor device according to the present invention.
제4a~f도는 이 발명에 따른 제3도의 화합물 반도체 소자의 제조공정도이다.4A to 4F are manufacturing process diagrams of the compound semiconductor device of FIG. 3 according to the present invention.
이 발명은 화합물 반도체 소자 및 그 제조방법에 관한 것으로, 특히 VSIS(V-channeled Substrate Inner Stripe)형 레이저 다이오드(Laser Diode : 이하 LD라 한다)와 전계효과 트랜지스터(Field Effect Transistor : 이하 FET라 한다)를 동일한 기판에 형성하는 화합물 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a compound semiconductor device and a method for manufacturing the same. In particular, a VSIS (V-channeled Substrate Inner Stripe) laser diode (hereinafter referred to as LD) and a field effect transistor (hereinafter referred to as FET) The compound semiconductor device and its manufacturing method which form in the same board | substrate are related.
현재 광통신 기술과 반도체를 이용한 전자산업 기술의 발전에 힘입어 광전자 산업시대로 접어들어감에 따라 정보전송이나 기록 등의 분야에 대한 필요성이 더욱 증가됨에 따라 화합물 반도체에 관한 연구가 활발히 진행되고 있다.Currently, research into compound semiconductors is being actively conducted as the necessity of information transmission and recording is further increased due to the advancement of the optoelectronic industry due to the development of the optical communication technology and the electronic industry technology using semiconductors.
이러한 화합물 반도체중 레이저 다이오드는 유도방출에 의해서 빛이 방출되며, 이 빛은 간섭성, 단광성 및 지향성 등의 특성을 갖는다.Among such compound semiconductors, laser diodes emit light by induced emission, and the light has characteristics such as coherence, monochromaticity, and directivity.
또한, 소형 경량인 레이저 다이오드는 소정의 광원을 이용하는 광통신 분야와 광정보 처리분야에 널리 사용되고 있다.In addition, the compact and lightweight laser diode is widely used in the optical communication field and the optical information processing field using a predetermined light source.
상기 레이저 다이오드중 VSIS-LD의 제조방법은 1982년 5월호의 Applied Physics Letter, vol, 40, No.5에 발표된 "Visible AlGaAs V-channeled Substrate inner stripe laser with stabilized mode using P-GaAs substrate"에 의하면 반도체 기판위에 상기 기판과 반대되는 전도성을 가진 전류제한층을 성장시키고, 통상의 포토리소스그래피(Photolithography)기술을 이용하여 "V"자형의 홈을 형성하여 V-채널을 만든 후 클래드층, 활성층 및 캡층을 차례로 성장시키는 방식으로 상기 소자를 제작하였다.The manufacturing method of VSIS-LD among the laser diodes is described in "Visible AlGaAs V-channeled Substrate inner stripe laser with stabilized mode using P-GaAs substrate" published in the May 1982 issue of Applied Physics Letter, vol, 40, No.5. According to the present invention, a current limiting layer having a conductivity opposite to the substrate is grown on a semiconductor substrate, and a V-channel is formed by forming a "V" shape groove using a conventional photolithography technique, and then a cladding layer and an active layer. And the device was fabricated in such a manner that the cap layer was grown in turn.
이와 같이 구성된 VSIS-LD는 제1도에 도시한 바와 같이 V형의 홈(30)이 형성된 P+형 GaAs 기판(10)과 상기 기판(10) 위에 상기 홈(30)을 중심으로 양측에 메사형태로 적층된 N+형 GaAs 전류차단층(12)과 상기 홈(30)의 영역과 N+형 GaAs 전류차단층(12) 상에 형성된 P형 AlGaAs 제1클래드층(14)과 상기 제1클래드층(14)에 순차적으로 적층되는 P형 AlGaAs 활성층(16), N형 AlGaAs 제2클래드층(18) 및 N+형 GaAs 캡층(20)이 형성되어 있다. 또한, 상기 N+형 GaAs 캡층(20)의 상부에는 AuGe/Ni/Au으로 이루어진 N형 전극(22)이 형성되어 있으며, 상기 P+형 GaAs 기판(10)의 하부에는 AuZn/Au으로 이루어진 P형 전극(24)이 형성되어 있다.The VSIS-LD configured as described above has mesas on both sides of the P + type GaAs substrate 10 having the V type grooves 30 and the grooves 30 formed on the substrate 10 as shown in FIG. P-type AlGaAs first cladding layer 14 formed on the N + type GaAs current blocking layer 12 and the region of the groove 30 and the N + type GaAs current blocking layer 12 stacked in the form of A P-type AlGaAs active layer 16, an N-type AlGaAs second cladding layer 18, and an N + -type GaAs cap layer 20 are sequentially formed on the cladding layer 14. In addition, an N-type electrode 22 made of AuGe / Ni / Au is formed on the N + type GaAs cap layer 20, and P formed of AuZn / Au is formed on the bottom of the P + type GaAs substrate 10. The type electrode 24 is formed.
이와 같은 구조를 갖는 VSIS-LD의 제조방법을 간단히 설명하면, 먼저 P+형 GaAs 기판(10) 위에 N+형 GaAs 전류차단층(12)을 성장시킨다. 다음 통상의 포토리소그래피 공정에 의하여 상기 전류차단층(12)과 기판(10)의 소정영역을 선택적으로 제거하여 기판(10)을 노출시킨다. 상기 노출된 부분을 이방성으로 에칭되어 "V"자형 홈(30)을 이룬다.The manufacturing method of the VSIS-LD having such a structure will be briefly described. First, the N + type GaAs current blocking layer 12 is grown on the P + type GaAs substrate 10. Next, a predetermined region of the current blocking layer 12 and the substrate 10 is selectively removed by a conventional photolithography process to expose the substrate 10. The exposed portion is anisotropically etched to form a “V” shaped groove 30.
다음에 P형 AlGaAs 제1클래드층(14)은 액상 성장법(Liquid Phase Epitaxy : 이하 LPE라 한다)에 의하여 전류제한층(12)과 V홈(30)에 의해 노출된 기판(10) 위에 형성되어 V홈(30)을 채운다. 계속해서 상기 제1클래드층(14) 위에 순차적으로 P형 AlGaAs 활성층(16), N형 AlGaAs 제2클래드층(18) 및 N+형 GaAs 캡층(20)을 성장시킨 후, N+형 GaAs 캡층(20)의 상부에는 N형 전극(22)과 P+형 GaAs 기판(10)의 하부에는 P형 전극(24)을 각각 증착시켜 줌으로써 소자 제작이 이루어진다.Next, the P-type AlGaAs first cladding layer 14 is formed on the substrate 10 exposed by the current limiting layer 12 and the V-groove 30 by the liquid phase growth method (hereinafter referred to as LPE). To fill the V-groove 30. Subsequently, the P-type AlGaAs active layer 16, the N-type AlGaAs second cladding layer 18, and the N + type GaAs cap layer 20 were sequentially grown on the first cladding layer 14, and then the N + type GaAs cap layer was formed. Device fabrication is achieved by depositing a P-type electrode 24 on the N-type electrode 22 and a P + -type GaAs substrate 10 on the upper portion of the 20.
이와 같이 구성되어 이루어진 VSIS-LD는 P+-N+전압에 의한 전류차단 효과를 이용하여 형성된 V형 홈에 V-채널 영역을 만들어 채널부위로만 전류가 흐르게 하고 채널부위 이외의 영역은 전류를 차단하여 임계전류(Threshold Current)를 낮출 수 있으므로 광효율을 높여 안정된 모우드(mode)를 얻을 수 있다.The VSIS-LD configured as described above creates a V-channel region in the V-shaped groove formed by using the current blocking effect of P + -N + voltage, so that current flows only through the channel region, and blocks the current outside the channel region By lowering the threshold current, the light efficiency can be increased to obtain a stable mode.
또한, 화합물 반도체 소자중 MESFET(Metal-Semiconductor Fffect Transistor)는 GaAs 기판에서의 전자이동도가 실리콘(Si) 기판에서의 전자이동도보다 크기 때문에 Field 고속동작이 요구되는 고주파 소자로서 또는 논리회로용 IC의 능동소자로서 폭넓게 이용되고 있다.In addition, MESFET (Metal-Semiconductor Fffect Transistor) is a high-frequency device requiring high-speed field or logic circuit IC because the electron mobility of GaAs substrate is higher than that of silicon (Si) substrate. It is widely used as an active element.
GaAs MESFET는 제2도에 도시한 바와 같이 반절연성의 GaAs 기판(40)과 상기 기판(40)내의 소정영역에 한정된 채널활성층(48)과, 상기 채널활성층(48)을 중심으로 양측에 형성된 소오스 및 드레인의 N형 고농도층인 이온주입영역(44),(46)이 형성되어 있다. 또한 상기 채널활성층(48)의 상부에는 Pt/Pd/Au으로 이루어진 게이트전극(42)이 형성되어 있으며, 상기 소오스 및 드레인의 N형 고농도층(44),(46) 상부에는 AuGe/Ni/Au으로 이루어진 소오스전극(50) 및 드레인전극(52)이 각각 형성되어 있다.As shown in FIG. 2, the GaAs MESFET has a semi-insulating GaAs substrate 40, a channel active layer 48 defined in a predetermined region within the substrate 40, and a source formed on both sides of the channel active layer 48. And ion implantation regions 44 and 46 which are N type high concentration layers of the drain. In addition, a gate electrode 42 made of Pt / Pd / Au is formed on the channel active layer 48, and AuGe / Ni / Au is formed on the N-type high concentration layers 44 and 46 of the source and drain. The source electrode 50 and the drain electrode 52 each formed of the same are formed.
이와 같은 구조를 갖는 MESFET의 제조방법을 간단히 설명하면, 반절연성의 GaAs 기판(40)의 전표면상에 쇼트키 게이트전극으로 되는 금속막을 증착시킨 후, 게이트전극으로 되는 부분에 레지스트패턴을 형성하고, 이것을 마스크로 해서 금속막을 투과하여 GaAs 기판(40)내의 소오스 및 드레인의 고농도층 형성영역에 불순물을 주입시켜서 2개의 N형 이온주입영역(44),(46)을 형성한다.A method of manufacturing a MESFET having such a structure will be briefly described. After depositing a metal film serving as a Schottky gate electrode on the entire surface of the semi-insulating GaAs substrate 40, a resist pattern is formed on the portion serving as the gate electrode. Using this as a mask, two N-type ion implantation regions 44 and 46 are formed by penetrating a metal film and implanting impurities into the high concentration layer formation region of the source and drain in the GaAs substrate 40.
그 다음에는 금속막이 형성된 상태에서 이것을 보호막으로 하여 어닐링(annealing)을 실시하여 상기 각 이온주입영역(44),(46)의 활성화와 결정회복을 행한다. 그에 따라, 이온주입영역(44),(46)이 형성됨과 더불어 채널활성층(48)의 길이가 결정되게 된다.Then, in the state where the metal film is formed, annealing is performed using this as a protective film to activate and crystallize the respective ion implantation regions 44 and 46. Accordingly, the ion implantation regions 44 and 46 are formed and the length of the channel active layer 48 is determined.
이어, 금속막이 게이트전극으로 되는 부분에 레지스트 등의 마스크를 취하고 반응성 이온에칭법(이하 RIE라 한다)에 의해 금속막의 게이트전극으로 되는 금속막만을 남기고 상기 금속막의 기타부분을 에칭해서 게이트전극(42)을 형성한다. 그후, 공지의 방법에 의해 소오스 및 드레인의 N형 고농도층인 이온주입영역(44),(46)과 저항성 접촉을 하는 AuGe 계열의 저항성 금속을 증착시켜 소오스전극(50) 및 드레인전극(52)을 각각 형성한 다음, 배선공정 등을 실시하여 GaAs MESFET 소자를 완성하게 된다.Subsequently, a mask such as a resist is applied to a portion where the metal film becomes the gate electrode, and only the metal film serving as the gate electrode of the metal film is left by the reactive ion etching method (hereinafter referred to as RIE), and the other portions of the metal film are etched to form a gate electrode 42. ). Subsequently, the source electrode 50 and the drain electrode 52 are deposited by depositing an AuGe-based resistive metal in ohmic contact with the ion implantation regions 44 and 46 which are N-type high concentration layers of the source and drain by a known method. The GaAs MESFET devices are completed by forming the respective wirings, and performing a wiring process.
이와 같은 종래 기술에 의해 형성된 소자 VSIS-LD 와 MESFET는 다같이 GaAs라는 공통의 기판을 사용하고 있으나 이들은 한 칩상에 하나의 회로로 구성해서 광통신용의 새로운 집적회로를 제공하려는 광전집적회로(Opto-Electronic Integrated Circuit : 이하 OEIC라 한다)화 보다는 각각의 소자들의 설계, 구조변경 및 공정개선 등을 통한 소자특성의 향상에 주력하여 왔지만 OEIC화와 관련된 양산기술에 대한 연구는 매우 미약하다고 하는 문제가 있었다.The devices VSIS-LD and MESFET formed by such a prior art all use a common substrate called GaAs, but they are composed of one circuit on one chip to provide a new integrated circuit for optical communication. We have focused on improving device characteristics through design, structure change and process improvement of each device rather than Electronic Integrated Circuit (hereinafter referred to as OEIC), but there was a problem that research on mass production technology related to OEIC is very weak. .
이 발명의 목적은 이와 같은 종래의 문제점을 해결하기 위하여 발광소자인 VSIS-LD와 전자소자인 MESFET를 결합시켜 OEIC화 한 화합물 반도체 소자를 제공하는데 있다.An object of the present invention is to provide a compound semiconductor device OEIC by combining the light emitting device VSIS-LD and the electronic device MESFET to solve such a conventional problem.
이 발명의 다른 목적은 낮은 발진개시전류, 그리고 안정된 기본형 모우드를 유지할 수 있는 화합물 반도체 소자를 제공하는데 있다.Another object of the present invention is to provide a compound semiconductor device capable of maintaining a low oscillation starting current and a stable basic mode.
이 발명의 다른 목적은 간단한 제조공정에 의해 고집적화를 이룰 수 있는 화합물 반도체 소자를 제공하는데 있다.Another object of the present invention is to provide a compound semiconductor device capable of high integration by a simple manufacturing process.
이 발명의 또 다른 목적은 이와 같은 화합물 반도체 소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing such a compound semiconductor device.
상기와 목적을 달성하기 위하여 이 발명에 따른 화합물 반도체 소자에 있어서, 소자분리영역에 의해 분리된 제1영역의 반절연성 화합물 반도체 기판상부에 적층된 버퍼층인 제1층과, 상기 제1층상에 리세스 에칭되어 형성된 활성층인 제2층과, 상기 제2층의 리세스 에칭된 부분상에 형성된 게이트전극 및 상기 제2층의 리세스 에칭된 부분의 측벽부에 형성된 절연막과, 상기 게이트전극을 중심으로 양측에 제2층과 제1층의 일부에 걸쳐 형성된 소오스 드레인의 고농도층인 이온주입영역과, 상기 이온주입영역 상부에 진공증착하여 형성된 소오스 및 드레인전극으로 구성된 전계효과 트랜지스터 ; 소자분리영역에 의해 분리된 제2영역의 반절연성 화합물 반도체 기판과, 상기 기판상부에 적층된 버퍼층인 제1층 및 전류제한층인 제2층과, 상기 제2층과 제1층 및 기판에 걸쳐 형성된 V자형 홈과, 상기 제2층상에 순차적으로 적층되는 제1클래드층인 제3층과 활성층인 제4층과 제2클래드층인 제5층 및 캡층인 제6층과, 상기 제2층 상부의 소정부분과 제3층 제4층 및 제5층의 측벽부와, 제6층 상부에 V자형의 홈에 의한 채널영역 이외의 전표면에 형성된 절연막과, 상기 채널부분이 노출된 제6층 상부 및 절연막 상부와 기판의 하부에 각각 형성된 전극으로 구성된 레이저 다이오드로 구비됨을 특징으로 한다.In order to achieve the above object and purpose, in the compound semiconductor device according to the present invention, a first layer, which is a buffer layer laminated on the semi-insulating compound semiconductor substrate of the first region separated by the device isolation region, and on the first layer, A second layer which is an active layer formed by being etched, a gate electrode formed on a recess etched portion of the second layer, an insulating film formed on sidewalls of the recess etched portion of the second layer, and the gate electrode A field effect transistor comprising an ion implantation region which is a high concentration layer of a source drain formed on both sides of the second layer and the first layer, and a source and drain electrode formed by vacuum deposition on the ion implantation region; The semi-insulating compound semiconductor substrate of the second region separated by the device isolation region, the first layer which is a buffer layer stacked on the substrate and the second layer which is a current limiting layer, and the second layer, the first layer and the substrate A V-shaped groove formed over the second layer; a third layer, which is a first cladding layer sequentially stacked on the second layer; a fourth layer, which is an active layer, a fifth layer, and a cap layer; A predetermined portion of the upper part of the layer, sidewalls of the fourth and fifth layers of the third layer, an insulating film formed on the entire surface of the sixth layer other than the channel region by the V-shaped groove, and the channel part being exposed. It is characterized in that it is provided with a laser diode consisting of electrodes formed on the top of the six layers and the insulating film and the bottom of the substrate, respectively.
이 발명에 따른 화합물 반도체 소자 제조방법에 있어서, 반절연성 화합물 반도체 기판의 전표면상에 버퍼층인 제1층 및 활성층 또는 전류차단층인 제2층을 성장시키는 공정과 ; 통상적인 포토리소그래피 공정에 의해 제2영역의 제1층과 제2층 및 기판을 선택적으로 에칭하여 채널부인 V자형의 홈을 형성하는 공정과 ; 제1클래드층인 제3층과 활성층인 제4층, 제2클래드층인 제5층 및 캡층인 제6층을 순차적으로 성장시키는 공정과 ; 습식에칭공정에 의해 제2영역인 LD를 제외한 부분의 제6층과 제5층, 제4층 및 제3층을 제거하는 공정과 ; 제1영역의 노출된 제2층과 제2영역의 노출된 제3층과 제4층, 제5층 및 제6층의 측벽부와 제6층의 상부에 절연막을 형성한 후 이온주입공정에 의해 제1영역과 제2영역으로 소자 분리하는 공정과 ; 제1영역의 게이트전극부를 중심으로 양측의 제2층 및 제1층의 일부분에 걸쳐 소오스 및 드레인의 고농도층인 이온주입영역을 형성하는 공정과 ; 제1영역의 이온주입영역 상부에 소오스전극 및 드레인전극을 형성하는 공정과 ; 통상적인 리소그래피 공정에 의해 제1영역의 제3층 소정부분을 리세스 에칭하여 게이트전극부를 형성하는 공정과 ; 상기 게이트전극분의 소정부분에 게이트전극과 측벽부에 절연막을 형성하는 공정과 ; 제2영역의 노출된 제6층 및 절연막 상부와 기판의 하부에 각각 전극을 형성하는 공정을 구비함을 특징으로 한다.A method for manufacturing a compound semiconductor device according to the present invention, comprising: growing a first layer as a buffer layer and a second layer as an active layer or a current blocking layer on the entire surface of a semi-insulating compound semiconductor substrate; Selectively etching the first layer, the second layer and the substrate of the second region by a conventional photolithography process to form a V-shaped groove as a channel portion; Growing a third layer which is a first cladding layer, a fourth layer which is an active layer, a fifth layer which is a second cladding layer, and a sixth layer which is a cap layer; Removing a sixth layer, a fifth layer, a fourth layer, and a third layer in a portion other than LD as the second region by a wet etching process; An insulating film is formed on the exposed second layer of the first region, the exposed third layer of the second region, the sidewalls of the fourth layer, the fifth layer and the sixth layer and the upper portion of the sixth layer, and then Separating the element into a first region and a second region by means of; Forming an ion implantation region that is a high concentration layer of source and drain over the second layer on both sides and a portion of the first layer around the gate electrode portion of the first region; Forming a source electrode and a drain electrode over the ion implantation region in the first region; Forming a gate electrode by recess-etching a predetermined portion of the third layer in the first region by a conventional lithography process; Forming an insulating film in the gate electrode and the sidewall portion at a predetermined portion of the gate electrode; And forming an electrode on the exposed sixth layer of the second region, the upper part of the insulating layer, and the lower part of the substrate, respectively.
이하, 첨부도면을 참조하여 이 발명의 일 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
제3도는 이 발명의 일 실시예에 의한 화합물 반도체 소자의 단면도를 나타낸 것으로서, 상기 화합물 반도체 소자는 MESFET와 VSIS-LD를 동일한 반도체 기판상에 형성한 OEIC이다.3 is a cross-sectional view of a compound semiconductor device according to an embodiment of the present invention, wherein the compound semiconductor device is an OEIC in which MESFETs and VSIS-LDs are formed on the same semiconductor substrate.
상기 화합물 반도체 MESFET가 형성되는 영역(M)과 VSIS-LD가 형성되는 영역(L)으로 나뉘어지며 반절연성 GaAs 기판(60)이 MESFET와 VSIS-LD의 공통기판으로 사용된다.The compound semiconductor MESFET is formed in a region (M) and the VSIS-LD is formed in a region (L) is a semi-insulating GaAs substrate 60 is used as a common substrate of the MESFET and VSIS-LD.
H+이온이 주입되어 이웃하는 소자들과 전기적으로 분리하기 위한 소자분리영역(110)과 상기 소자분리영역(110)에 의해 분리된 (M)영역의 고농도의 P형 GaAs 기판(60) 상부에 적층된 언도우프 GaAs 버퍼층(62)과, 상기 버퍼층(62)상에 리세스 에칭되어 게이트전극부가 형성된 N+형 GaAs층(64)이 적층되어 있으며, 상기 게이트전극부의 리세스 에칭된 부분상에 Pt/Pd/Au으로 이루어진 게이트전극(90)이 형성되어 있다. 또한, 게이트전극(90) 이외의 리세스 에칭되어 노출된 N+형 GaAs층(64)의 측벽부와 상부의 소정부분에 절연막(88)이 형성되어 있다.H + ions are implanted to electrically separate the neighboring devices from the device isolation region 110 and the (P) GaAs substrate 60 having a high concentration in the (M) region separated by the device isolation region 110. The stacked undoped GaAs buffer layer 62 and an N + type GaAs layer 64 formed with a recessed and etched gate electrode on the buffer layer 62 are stacked on the recess etched portion of the gate electrode. A gate electrode 90 made of Pt / Pd / Au is formed. In addition, the insulating film 88 is formed in the sidewall portion and the predetermined portion of the upper portion of the N + type GaAs layer 64 exposed by recess etching other than the gate electrode 90.
그리고 게이트전극(90)을 중심으로 소오스 및 드레인의 고농도층 형성영역에 N형 불순물을 주입시켜서 2개의 N+형 이온주입영역(84),(86)이 N+형 GaAs층(64)과 언도우프 GaAs 버퍼층(62)의 일부분에 걸쳐 형성되어 있고, 상기 N+형 이온주입영역(84),(86)의 상부에 소오스전극(80) 및 드레인전극(82)이 형성되어 있다.N-type impurities are implanted into the high concentration layer formation region of the source and drain around the gate electrode 90 so that two N + -type ion implantation regions 84 and 86 can be removed from the N + -type GaAs layer 64. A portion of the hoop GaAs buffer layer 62 is formed, and a source electrode 80 and a drain electrode 82 are formed on the N + type ion implantation regions 84 and 86.
또한, 소자분리영역(110)에 의해 분리된(L) 영역의 고농도의 P형 GaAs 기판(60)과, 상기 기판(60)상에 적층된 언도우프 GaAs 버퍼층(62) 및 고농도의 N형 GaAs 전류차단층(64)과, 상기 언도우프 GaAs 버퍼층(62) 및 고농도 N형 GaAs 전류차단층(64)과, 상기 고농도의 GaAs 기판(60)에 걸쳐 형성된 V자형 홈(100)과, LPE 방법에 의하여 V자형의 홈(100)내에는 두껍게 그리고 그외의 영역인 전류차단층(64)상에는 얇게 형성된 P형 AlGaAs 제1클래드층(66)과, 제1클래드층(66)상에 P형 AlGaAs 활성층(68)과, N형 AlGaAs 제2클래드층(70) 및 고농도의 N형 GaAs 캡층(72)이 순차적으로 적층되어 있으며, V자형의 홈(100)이 형성된 채널부 영역을 제외한 나머지 부분의 캡층(72) 상부에 스트라이프(Stripe) 형태로 형성된 절연막(74)과, 상기 절연막(74)과 노출된 캡층(72)의 상부에 AuGe/Ni/Au으로 이루어진 N형 전극(92)과 고농도의 P형 GaAs 기판(60)의 하부에 MESFET와 VSIS-LD의 공통전극이 되는 AuGe/Ni/Au으로 이루어진 N형 전극(92)과 고농도의 P형 GaAs 기판(60)의 하부에 MESFET와 VSIS-LD의 공통전극이 되는 AuZn/Au으로 이루어진 P형 전극(94)이 형성된 구조로 되어 있다.Further, a high concentration P-type GaAs substrate 60 in the (L) region separated by the device isolation region 110, an undoped GaAs buffer layer 62 stacked on the substrate 60, and a high concentration N-type GaAs A V-shaped groove 100 formed over the current blocking layer 64, the undoped GaAs buffer layer 62, the high concentration N-type GaAs current blocking layer 64, and the high concentration GaAs substrate 60, and the LPE method. The P-type AlGaAs first cladding layer 66 and the P-type AlGaAs formed on the first cladding layer 66 are thickly formed in the V-shaped groove 100 and thinly formed on the current blocking layer 64. The active layer 68, the N-type AlGaAs second cladding layer 70 and the high-concentration N-type GaAs cap layer 72 are sequentially stacked, except for the channel portion region where the V-shaped groove 100 is formed. An insulating film 74 formed in a stripe shape on the cap layer 72 and an N-type electrode 92 formed of AuGe / Ni / Au on the exposed insulating film 74 and the cap layer 72. ) And N-type electrode 92 made of AuGe / Ni / Au, which is a common electrode of MESFET and VSIS-LD, and below the high concentration of P-type GaAs substrate 60. The P-type electrode 94 made of AuZn / Au serving as a common electrode of the MESFET and the VSIS-LD is formed.
제4a~f도는 이 발명의 일 실시예에 의한 제3도의 제조공정 순서도로서, 제4a도를 참조하면, 고농도의 P형 GaAs 기판(60)상에 분자선 에피택시(Molecular Beam Epitaxy ; 이하 MBE라 한다)나 유기금속 화합물을 이용하는 화학기상성장법(Metalorganic Chemical Vapor Depositon ; 이하 MOCVD라 한다)에 의해 언더우프 GaAs층(64)을 성장시킨다. 그 다음 영역(L)의 채널부를 한정시키기 위해 통상의 리소그래피 또는 등방성 습식에칭공정을 통해 N+형 GaAs층(64)과 언도우프 GaAs층(62) 및 기판(60)의 소정영역을 제거하여 상기 기판(60)을 노출시킨다.4a to f are a manufacturing process flow chart of FIG. 3 according to an embodiment of the present invention. Referring to FIG. 4a, a molecular beam epitaxy (MBE) on a high concentration P-type GaAs substrate 60 is referred to as MBE. And the undergroove GaAs layer 64 is grown by a chemical vapor deposition method (hereinafter referred to as MOCVD) using an organometallic compound. Then, the predetermined region of the N + type GaAs layer 64, the undoped GaAs layer 62, and the substrate 60 is removed by a conventional lithography or isotropic wet etching process to define the channel portion of the region L. The substrate 60 is exposed.
이때 언도우프 GaAs 버퍼층(62)은 MESFET와 LD의 버퍼층으로 고농도의 P형 GaAs 기판(60)내의 불순물이나 격자결함이 이후에 형성된 여러 층들로 확산되는 것을 방지하는 역할을 한다.In this case, the undoped GaAs buffer layer 62 serves to prevent diffusion of impurities or lattice defects in the high concentration P-type GaAs substrate 60 into the buffer layers of the MESFETs and the LDs to the later formed layers.
또한 N+형 GaAs층(64)은 MESFET(M)부에서는 활성층으로 작용하고, VSIS-LD(L)부에서는 전류제한층으로 작용한다.In addition, the N + type GaAs layer 64 acts as an active layer in the MESFET (M) section and acts as a current limiting layer in the VSIS-LD (L) section.
제4b도를 참조하면, LPE법을 이용한 2차 성장을 통하여 P형 AlGaAs 제1클래드층(66), P형 AlGaAs 활성층(68), N형 AlGaAs 제2클래드층(70) 및 N+형 GaAs 캡층(72)을 순차적으로 성장시킨다.Referring to FIG. 4B, the P-type AlGaAs first cladding layer 66, the P-type AlGaAs active layer 68, the N-type AlGaAs second cladding layer 70, and the N + type GaAs are formed through the secondary growth using the LPE method. The cap layer 72 is grown sequentially.
제4c도를 참조하면, 그 다음 VSIS-LD(L) 영역을 한정시키기 위해 황산계(H2SO4) 용액을 이용한 습식에칭법에 의해 상기 VSIS-LD(L) 영역을 제외한 나머지 부분의 N+형 GaAs층(72)과 N형 AlGaAs층(70), P형 AlGaAs(68) 및 P형 AlGaAs층(66)을 제거하고, N+형 GaAs층(64)의 일부분을 노출시켜 MESFET(M) 영역을 한정시킨다.Referring to FIG. 4C, the N portion of the remaining portions excluding the VSIS-LD (L) region is then wet-etched using a sulfuric acid-based (H 2 SO 4 ) solution to define the VSIS-LD (L) region. + form to remove the GaAs layer 72 and the N-type AlGaAs layer (70), the P-type AlGaAs (68) and the P-type AlGaAs layer 66, and to expose a portion of the N + type GaAs layer (64), MESFET (M ) To define the area.
제4d도를 참조하면, MESFET(M) 영역의 N+형 GaAs층(64)과 VSIS-LD(L) 영역의 상부 전표면에 CVD나 스퍼터(Sputter)를 이용하여 SiO2나 Si3N4과 같은 절연막(74)을 형성시킨다. 그 다음 MESFET(M) 소자와 VSIS-LD(L) 소자를 분리시킬 부분의 절연막(74)을 통상의 포토리소그래피 공정에 의해 제거한 다음, 상기 절연막(74)을 마스크로 하여 통상의 이온주입법에 의해 H+이온을 주입시킨 후 어닐링을 실시하여 소자분리 영역(110)을 형성한다. 상기 소자분리 영역(110)은 N+형 GaAs(64)에서 언도우프 GaAs층(62)의 일부분에 걸쳐 형성되며, 이웃하는 소자와 전기적으로 분리한다.Referring to FIG. 4D, SiO 2 or Si 3 N 4 is formed by using CVD or sputter on the entire upper surface of the N + type GaAs layer 64 in the MESFET (M) region and the VSIS-LD (L) region. An insulating film 74 is formed. Then, the insulating film 74 at the portion where the MESFET (M) element and the VSIS-LD (L) element are to be separated is removed by a conventional photolithography process, and then, by using the ion implantation method using the insulating film 74 as a mask. After implanting H + ions, annealing is performed to form the device isolation region 110. The isolation region 110 is formed over a portion of the undoped GaAs layer 62 in the N + type GaAs 64 and is electrically separated from neighboring devices.
제4e도를 참조하면, 그 다음 상기 MESFET(M) 영역의 절연막(74)을 선택적으로 에칭해서 게이트전극 상부를 형성한 다음에 이 게이트전극 상부를 마스크로 해서 N+형 GaAs층(64)과 일부분의 언도우프 GaAs층(62)내의 소오스 및 드레인의 고농도층 형성영역에 N형 불순물로 주입시켜서 2개의 N+형 이온주입영역(84),(86)을 형성한다.Referring to FIG. 4E, the insulating film 74 in the MESFET (M) region is then selectively etched to form an upper gate electrode, and then the upper gate electrode is used as a mask and the N + type GaAs layer 64 is formed. Two N + type ion implantation regions 84 and 86 are formed by implanting N type impurities into a high concentration layer formation region of a source and a drain in a portion of the undoped GaAs layer 62.
이어 어닐링을 실시하여 상기 이온주입영역(84),(86)의 활성화와 결정회복을 행한다. 그에 따라 이온주입영역(84),(86)이 소오스 N형 고농도층 및 드레인 N형 고농도층으로 변경 형성되게 된다. 그후, AuGe/Ni/Au으로 이루어진 소오스전극(80) 및 드레인전극(82)을 형성한다.Subsequently, annealing is performed to activate the ion implantation regions 84 and 86 and to recover the crystals. As a result, the ion implantation regions 84 and 86 are formed into a source N type high concentration layer and a drain N type high concentration layer. Thereafter, a source electrode 80 and a drain electrode 82 made of AuGe / Ni / Au are formed.
그 다음 CVD SiO2를 전면에 형성한 후, 게이트를 형성하기 위한 포토레지스트의 공정을 실시하고, 드라이에칭 또는 화학에칭을 사용하여 절연막, 소오스 및 드레인전극 금속(80),(82)과 N+형 GaAs층(64)을 선택적으로 제거하여 게이트 금속이 접촉하는 N+형 GaAs층(64)의 일부분을 노출시킨다. 다음에 광 CVD법 등의 저온공정을 사용하여 절연만과 포토레지스트를 증착시킨다. 이 경우 게이트 금속을 형성하는 리세스 공간의 측벽에 절연막(88)이 형성된다.CVD SiO 2 is then formed on the entire surface, followed by a process of photoresist for forming a gate, and the insulating film, source and drain electrode metals 80, 82 and N + using dry etching or chemical etching. The GaAs layer 64 is selectively removed to expose a portion of the N + type GaAs layer 64 in contact with the gate metal. Next, only the insulation and the photoresist are deposited using a low temperature process such as optical CVD. In this case, the insulating film 88 is formed on the sidewall of the recess space forming the gate metal.
다음에 드라이에칭 등의 방법으로, 게이트 리세스부분의 바닥의 절연막, 포토레지스트 위의 절연막(88)을 제거하고 게이트 금속을 전면에 증착하고 리프트 오프에 의해서 게이트전극(90)을 형성한다.Next, the insulating film on the bottom of the gate recess and the insulating film 88 on the photoresist are removed by dry etching or the like, the gate metal is deposited on the entire surface, and the gate electrode 90 is formed by lift-off.
제4f도를 참조하면, VSIS-LD 영역(L)의 N+형 GaAs층(72)의 상부 전표면에 형성된 절연막(74)을 채널부인 "V"자형의 홈(100) 영역부분의 절연막(74)을 제거하고 N+형 GaAs층(72)을 노출시킨다. 그다음 상기 노출된 N+형 GaAs층(72)과 절연막(74)의 상부 전표면에 AuGe/Ni/Au으로 이루어진 N형 전극(92)을 형성하고, 고농도의 P+형 GaAs 기판(60)의 하부에 MESFET(M)와 VSIS-LD(L)의 공통전극이 되는 AuZn/Au으로 P형 전극(94)을 형성해서 화합물 반도체 소자를 제작 완료한다.Referring to FIG. 4F, the insulating film 74 formed on the entire upper surface of the N + type GaAs layer 72 of the VSIS-LD region L is an insulating film of the region of the region of the V-shaped groove 100 which is a channel portion. 74) is removed and the N + type GaAs layer 72 is exposed. Next, an N-type electrode 92 made of AuGe / Ni / Au is formed on the exposed N + -type GaAs layer 72 and the upper entire surface of the insulating film 74, and a high concentration of P + -type GaAs substrate 60 is formed. A P-type electrode 94 is formed under AuZn / Au serving as a common electrode of the MESFET M and the VSIS-LD (L) to form a compound semiconductor device.
이때 비어-홀(Via-hole)을 뚫어 소오스전극부와 P형 전극부를 연결하여 준다.In this case, a via-hole is drilled to connect the source electrode portion and the P-type electrode portion.
이상에서와 같이 이 발명은 동일한 칩상에 LD의 구동회로인 MESFET와 VSIS-LD를 집적하여서 LD를 구동시키는 구조인 OEIC를 형성할 수 있다.As described above, the present invention can form OEIC, a structure for driving LD by integrating MESFET and VSIS-LD, which are driving circuits of LD, on the same chip.
따라서, 이 발명은 2단계의 에피택시 공정에 의해 용이하게 화합물 반도체 소자를 제작할 수 있으며, LD의 발진 개시 전류의 저감화와 안정된 모우드 및 광출력 특성을 향상시킬 수 있는 효과가 있다.Therefore, this invention can manufacture a compound semiconductor element easily by a two-step epitaxy process, and it has the effect of reducing the oscillation start current of LD, and improving the stable mode and light output characteristics.
이 발명의 실시예에서는 GaAs계 물질에 대해서 설명했지만 이 발명의 사상과 동일하게 GaAs계 물질을 InP계 물질로 대치하여 형성할 수 있다.Although the GaAs-based material has been described in the embodiment of the present invention, the GaAs-based material may be formed by replacing the GaAs-based material with the InP-based material in the same manner as the idea of the present invention.
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