KR950703177A - 거대병렬 컴퓨터 장치(advanced massively-parallel computer apparatus) - Google Patents

거대병렬 컴퓨터 장치(advanced massively-parallel computer apparatus) Download PDF

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Abstract

(8192 프로세서) 거대 병렬컴퓨터장치 (302)는 테라오프(약 1012) 연산률과 테라오프 데이타 통신률이 가능하고, 이 연산 시스템은 거대 병렬컴퓨터 장치에 다중 사용자 시분할 연산을 제공하는 수단을 포함하고 있다. 거대병렬컴퓨터장치는 시분석을 필요로 하는 복잡한 문제들의 실시간 분석에 특히 적합하다. 예로서 중립 네트워크, 불륨 가시화 및 다각형 묘사 뿐만 아니라, 날씨 모형, 의학용 이미징, 컴퓨터 비젼 분자 모델링 및 VLSI 시뮬레이션이 있다.

Description

거대병렬 컴퓨터 장치(ADVANCED MASSIVELY-PARALLEL COMPUTER APPARATUS)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 시스템 또는 산술 테스덤 목적으로 호스트 컴퓨터가 콘트롤러 버스에 데이타를 저장 또는 캡쳐하기 위한 디지탈 어세스를 갖게 하는 종래의 PE의 리소오스를 나타내는 설명도,
제3도는 산오프 엔진(Sarnoff Engine; SE)의 하이 레벨도,
제4도는 SE의 호스트, 콘트롤러, 프로세서, 로컬 메모리 및 I/O 기능 펑션(function)의 상호 연결을 나타내는 엔진 블럭(EB)의 확대도,

Claims (19)

  1. 병렬연산시스템에 있어서, N개의 블럭(N은 정수)과, 각 블럭은:각각 산술논리유닛(ALU), 로컬 메모리 및 입력/출력(I/O) 인터페이스를 포함하는 M개의 프로세서(M은 정수); 및 상기 M개의 프로세서 각각에 동일한 명령 그룹을 제공하도록 결합된 제어수단을 포함하고; 상기 N개의 블럭의 상기 제어수단을 각각 P개의 블럭을 포함하는 적어도 제1 및 제2그룹의 블럭으로 선택적 조합시키는 호스트 수단(P는 N보다 작거나 동일한 정수)을 포함하고, P개의 블럭의 각 그룹에 대해, 각각 다른 그룹의 동일한 프로세서 명령이 P의 M개 프로세서 각각에 제공되는 것을 특징으로 하는 병령연산 시스템.
  2. 제1항에 있어서 한 블럭내의 상기 M개의 프로세서 각각은, 상기 프로세서가 상기 블럭의 M개의 프로세서 중 다른 것에 데이타 값을 전달할 수 있게 하는 인터프로세서 통신(IPC) 채널을 포함하고; 각 블럭의 상기 제어수단은 상기블럭의 상기 M개의 프로세서 사이에 격벽을 형성하도록 상기 블럭의 상기 M개의 프로세서를 프로그래밍하는 수단을 포함하고, 하나의 격벽의 상기 프로세서 각각은 상기 IPC 채널을 통해 상기 격벽의 다른 프로세서와 통신할 수 있고, 상기 호스트 수단은 각 그룹의 P블럭에 대해 각 데이타 통신 경로를 만들도록 N개 그룹의 프로세서의 상기 IPC 채널을 선택적으로 조합하는 수단을 포함하고; 상기 IPC채널은 소정의 순서로 상기 블럭중 하나에 상기 M개의 프로세서를 접속시키고, 각 블럭의 상기 제어수단은; a) 상기 데이타 값을 수신하지 않고 상기 순서에서의 이전 프로세서로부터 상기 순서 다음 프로세서로 수신된 데이타 값을 통과시키고, b) 상기 순서에서 하나이상의 m에 데이타 값을 송신하고, c) 상기 순서에서 다른 프로세서에 의해 상기 순서에서 복수의 프로세서에 송신되는 데이타 값을 수신하기 위해 각 블럭의 M개의 프로세서 각각의 각 IPC 채널을 선택적으로 프로그래밍하는 수단을 포함하는 것을 특징으로 하는 병렬 연산시스템.
  3. 제1항에 있어서, 각 프로세서는:상기 프로세서에 로컬 데이타 조건을 표시하는 수단과; 상기 표시된 로컬 데이타 조건에 기초하여 상기 제어수단에 의해 제공된 명령을 실행하는 수단을 포함하는 것을 특징으로 하는 병렬연산시스템.
  4. 병렬연산시스템에 있어서, 복수의 프로세서, 각 복수의 프로세서는:시스템 클록 신호원, 산술연산유닛(ALU) 상기 프로세서에 로컬 데이타 조건을 표시하는 수단; 로컬 메모리; 입력/출력(I/O) 인터페이스; 및 인에이블될 때, 상기 시스템 클록신호에 응답하여 인크리멘트되는 카운터 값을 갖는 프로파일링 카운터를 포함하고; 제어명령에 응답하여 상기 복수의 프로세서 각각에 동일한 프로세서 명령 그룹을 제공하도록 연결된 제어수단; 및 상기 제어명령과 상기 프로세서 명령을 상기 제어수단에 제공하는 호스트 수단을 포함하고, 각 프로세서 명령은 상기 복수의 프로세서의 각 프로파일 카운터를 인에이블 및 디스에이블하도록 이용되는 필드를 포함하는 것을 특징으로 하는 병렬 연산시스템.
  5. 제4항에 있어서, 상기 제어수단은 인에이블시에만 인크리멘트되는 계수값을 갖는 개별의 프로파일 카운터를 포함하고, 상기 제어 명령 각각은 상기 제어수단의 상기 프로파일 카운터를 선택적으로 인에이블하고 디스에이블하는 필드를 포함하고, 상기 제어수단은 상기 제어명령중 제1의 명령에 응답하여 상기 제어수단의 상기 프로파일 카운터에 즉시 값과 상기 제어수단에 결합된 데이타 레지스터로부터 얻은 값중 하나를 기억시키게 하고, 제2프로세서 명령에 응답하여 상기 로컬 메모리에 상기 계수값을 저장하게 하는 것을 특징으로 하는 병렬연산시스템.
  6. 병렬연산시스템에 이용 적합한 프로세서에 있어서, 오퍼랜드 값을 갖는 메모리 수단; 상기 오퍼랜드 값으로 산술논리연산을 실행하는 산술논리유닛(ALU); 상기 오퍼랜드 값중 제1 및 제2의 값의 산술곱을 생성하는 상기 ALU와 별개인 승산기; 및 비트 패턴과 상기 메모리 수단으로부터의 비트 순서사이의 부합을 계수하여 상기 비트 패턴과 상기 비트 순서의 서브순서사이에서 검출되는 부합수를 나타내는 계수 값을 생성하는 상기 ALU와 별개인 부합유닛을 포함하는 것을 특징으로 하는 프로세서.
  7. 제6항에 있어서 부합된 비트 패턴은 상기 비트 순서에서 비트 개수보다 작은 비트를 가지고 있고, 상기 부합 유닛은; 상기 비트 패턴의 가능한 부합 위치를 나타내는 템플릿 순서와 상기 비트 순서의 대응 비트 패턴을 저장하는 수단; 상기 순서의 상시 템플릿 모두와 상기 비트 순서를 비교하는 수단; 및 상기 비트 순서와 부합 개수로서의 템플릿 사이의 부합개수를 제공하는 수단을 포함하는 것을 특징으로 하는 프로세서.
  8. 제6항에 있어서 상기 승산기는 입력 오퍼랜드로서 상기 생성된 산술곱을 상기 ALU에 제공하도록 결합되고; 상기 부합유닛은, 상기 비트 패턴이 상기 제1오퍼랜드에 포함되고 상기 비트 순서가 제2오퍼랜드에 포함되어 있고 상기 승산기에 의해 생성된 계수값과 상기 ALU에 의해 생성된 산수곱중 하나를 임의의 시간에 상기 입력 오퍼랜드로서 상기 ALU에 인가되도록 상기 승산기와 병렬 연결되어 있고, 상기 프로세서는 상기 산술과 논리연산중 하나를 상기 ALU가 실행하게 하도록 사용되는 제1서브필드와 상기 승산기가 상기 산술곱을 생성하게 하거나 상기 부합기가 상기 계수값을 생성하게 하는데 사용되는 제2서브필드를 포함하는 명령문에 응답하는 것을 특징으로 하는 프로세서.
  9. 제6항에 있어서 제1축적기와; 제2축적기를 더욱 포함하고, 상기 ALU는 상기 오퍼랜드 값으로 상기 산술 및 논리연산을 실행하여 생성된 출력값을 상기 제1 및 제2축적기에 동시에 제공하도록 결합되어 있는 것을 특징으로 하는 프로세서.
  10. 병렬 연산 시스템에 사용 적합한 프로세서에 있어서, 프로세서 명령워드를 제공하는 수단; 오퍼랜드 값의 복수의 어레이를 갖는 메모리 수단; 제1 및 제2오퍼랜드 값으로 산술 및 논리연산을 실행하기 위해, 상기 오퍼랜드 값의 각 제1 및 제2의 값을 수신하도록 결합된 제1 및 제2의 입력포트를 가지는 산술 및 논리유닛(ALU) 수단; 상기 메모리 수단에 결합된 상기 명령문의 제1필드에 응답하는 오퍼랜드 값의 복수의 어레이중 제1의 어레이로부터의 개별 오퍼랜드를 상기 ALU의 상기 제1입력 포트에 제공하도록 선택하는 제1 어드레스 생성수단; 및 상기 메모리 수단에 결합되며 상기 명령문의 상기 제1필드와 별개인 제2필드에 응답하여, 오퍼랜드 값의 복수의 어레이중 제2 어레이로 부터의 개별 오퍼랜드를 상기 ALU의 제2입력 포트에 제공하도록 선택하는 제2 어드레스 생성수단을 포함하는 것을 특징으로 하는 프로세서.
  11. 제10항에 있어서, 상기 오퍼랜드의 어레이 각각은 하측 바운드 어드레스와 상측 바운드 어드레스를 가지고 상기 제1 및 제2 어드레스 생성수단 각각은: 생성된 어드레스 값이 상기 하측 바운드 어드레스보다 작거나 상기 상측 바운드 어드레스보다 커서 무효가 되어 아웃 오브 바운드 신호를 생성하는지를 판정하는 수단과; 상기 상기 아웃 오브 바운드 신호에 응답하여, 신호를 어레이의 상측 바운드와 하측 바운드 내에 있으며 소정의 오퍼랜드 값을 어드레스하는 소정의 어드레스 값으로 전환시키는 수단을 포함하는 특징으로 하는 프로세서.
  12. 병렬연산시스템에 있어서, P개의 프로세서(P는 정수), 각 프로세서는: 소정의 주파수를 갖는 클록 신호원: 상기 클록 신호원에 결합되어 상기 클록신호 주기에서 적어도 하나의 산술연산을 실행하는 산술 및 논리유닛(ALU); 상기 클록 신호와 동기하는 데이타 값을 인출하여 저장하도록 결합되는 로컬 메모리; 상기 P개의 프로세서 각각에 명령을 공급하도록 연결된 제어수단; 상기 P개의 프로세서 사이에서 데이타 값을 이동하는 상기 P개의 프로세서 각각에 결합된 인터프로세서 통신(IPC) 수단, 상기 IPC 수단은 상기 P개의 프로세서 각각에 결합되며 상기 IPC 수단이 상기 데이타를 클록 신호의 각 필드에 대해 상기 버스의 상기 데이타 값중 하나를 전달되게 하는 데이타 클록 신호를 이동시키는 수단을 포함하는 버스를 포함하고; 및 상기 제어수단에 응답하여, 소정의 주파수에 거의 동일한 제1주파수에서 상기 데이타 클록 신호를 제공하고 소정의 주파수 N배에 거의 동일한 제2주파수에서 상기 데이타 클록 신호를 제공하는 수단(N은 1보다 큰 정수)을 포함하는 것을 특징으로 하는 병렬연산시스템.
  13. 병렬연산시스템에 있어서, P개의 프로세서(P는 정수), 각 프로세서는 산술 및 논리 유닛(ALU)과; 데이타 값을 갖는 로컬 메모리를 포함하고; 상기 P개의 프로세서 각각에 명령을 공급하도록 연결된 제어수단; 및 소정의 순서에서 상기 P개의 프로세서 사이에 결합되어 상기 P개의 프로세서 사이에서 데이타 값을 이동시키는 인터프로세서 통신(IPC)수단을 포함하고, 상기 IPC 수단은: 상기 P개의 프로세서 각각에 연결되어 상기 P개의 프로세서 각각에 데이타 값을 전달하는 수단을 포함하며, N은 정수이고, 상기 로컬메모리가 갖는 상기 데이타 값 각각이 N비트 데이타 값인 경우 2N bit을 동시에 전달할 수 있는 버스와; 상기 제어수단에 응답하여, 프로세서의 순서 사이에서 제1 및 제2 반대방향에서 상기 버스가 데이타 값을 전달되게 하고, 제1 및 제2개별의 N비트 버스 또는 단일의 2N 비트 버스로 상기 버스가 작동되게 하는 IPC 로직 수단을 포함하는 것을 특징으로 하는 병렬연산시스템.
  14. 병렬연산시스템에 있어서, N개의 블럭과(N은 정수), 각 블럭은 각가 프로세서 명령에 응답하여 산술 및 논리유닛(ALU), 로컬 메모리 및 입력/출력 인터페이스를 포함하는 M개의 프로세서(M은 정수), 제어명령에 응답하여 상기 프로세서 명령의 동일한 그룹을 상기 블럭의 상기 M개의 프로세서 각각에 공급하도록 결합된 제어수단을 포함하고; 및 제어명령과 프로세서 명령을 상기 N개의 블럭 각각의 상기 제어 수단에 공급하도록 연결된 호스트 수단을 포함하고, 각 블럭에 공급된 상기 제어명령과 프로세서 명령은 각 다른 블럭에 공급된 상기 제어명령 및 프로세서 명령과 다른 것을 특징으로 하는 병렬연산시스템.
  15. 제14항에 있어서, 각 블럭의 상기 M개의 프로세서 각각은, 상기 블럭의 상기 M개의 프로세서사이에서 데이타 값을 전달하는 IPC 명령에 응답하는 인터프로세서 통신(IPC) 채널; 상기 프로세서의 로컬 데이타 조건을 표시하는 수단; 상기 로컬 데이타 조건을 표시하는 수단에 응답하는 상기 프로세서 명령을 실행하는 수단; 및 상기 M개의 프로세서 각각의 제어수단과 IPC채널에 결합되어 각 IPC채널에 IPC 명령의 개별 그룹을 제공하는 수단을 포함하는 것을 특징으로 하는 병렬연산시스템.
  16. 병렬연산시스템에 있어서, P개의 프로세서와(P는 1보다 큰 정수), 각 프로세서는 N데이타 값을 갖는 N개의 메모리 위치를 갖는 메모리 수단(N은 1보다 큰 정수); 상기 메모리에 결합되어 제1 출력 제어신호에 의해 결정된 순서대로 상기 메모리 수단의 상기 메모리 위치로부터 상기 N 데이타 값중 하나를 판독하고 제2출력제어신호에 의해 결정된 순간에 상기 결정된 데이타 값을 제공하는 출력 데이타 버퍼 수단; 상기 메모리에 결합되어 제1 입력 제어신호에 결정된 순간에 데이타 값을 수신하고 제2 입력제어신호에 의해 결정된 상기 메모리 위치중 하나에서 상기 수신된 데이타 값을 상기 메모리 수단에 공급하는 입력데이타 버퍼 수단; 상기 출력 버퍼수단에 의해 공급된 데이타 값이 상기 입력 버퍼 수단에 의해 수신된 데이타 값이 되도록 상기 출력 버퍼수단을 상기 입력 버퍼 수단에 결합시키는 수단; 및 상기 P개의 프로세서의 각 메모리 수단에 저장된 데이타 값을 재저장하도록 상기 제1 및 제2출력 제어신호와 상기 제1 및 제2 입력 제어신호를 공급하는 프로그래밍 제어수단을 포함하는 것을 특징으로 하는 병렬연산시스템.
  17. 제16항에 있어서, 상기 P개의 프로세서 각각은 프로세서 분류기 값에 의해 분류되고; 상기 프로세서 각각의 상기 메모리 수단은 상기 오프세트 값에 의해 표시된 메모리 위치에 저장된 상기 N데이타 값중 하나에의 어세스를 제공하는 오프세트 값에 응답하고; 상기 프로그래머블 제어수단은 상기 메모리 수단에 저장된 상기 N데이타 값을 어세스하는데 사용되는 오프세트를 지정하기 위해 P 프로세서 각각에 상기 제1출력 제어신호와 상기 제2 입력 제거신호를 공급하는 수단을 포함하고, 상기 제1출력 제어신호와 상기 제2 입력 제어신호는 각각 P와 N의 다른 기능인 것을 특징으로 하는 병렬연산시스템.
  18. 병렬연산시스템에 있어서, M개의 프로세서와(M은 정수), 각 프로세서는 산술 및 연산유닛(ALU), 로컬 레모리 및 입력/출력(I/O) 인터페이스를 포함하고; 동일한 프로세서 명령을 상기 M 프로세서 각각에 공급하도록 제공된 제어수단; 상기 제어수단에 연결되어 제어수단에 상기 M개의 프로세서에 대한 프로세서 명령을 제공하는 호스트 수단을 포함하고, 상기 호스트 수단은: 상기 병렬연산시스템에 실행되는 실시간 및 비실시간 프로세서에 대한 정보를 갖는 프로세서 테이블 메모리와; 실시간 프로세서가 상기 병렬연산시스템에서 실행될 때를 결정하는 폴링 수단; 상기 병렬연산시스템에서 실행되는 프로세서에 프로세서를 지정하는 리소오스 할당 수단; 상기 병렬연산시스템에서 실행되는 실시간 및 비실시간 프로세서를 대기시키는 큐 수단; 및 상기 동기신호에 응답하여 상기 큐 수단으로부터 프로세서를 제거하고 상기 지정된 프로세서가 상기 제거된 프로세서를 실행하게 하는 스케쥴링 수단을 포함하는 것을 특징으로 하는 병렬연산시스템.
  19. 제18항에 있어서, 상기 프로세서 테이블 메모리는 상기 병렬연산시스템에서 실행되는 실시간 프로세서 각각에 대해 기대되는 프로그램 실행시간과 기대되는 프레임시간을 갖고 있으며, 상기 리소오스 할당 수단을 상기 큐 수단에서 모든 프로세서의 조합 프로그램 실행시간으로 합계된 새로운 실시간의 프로그램 실행시간이 상기 큐 수단의 어떤 프로세서에서 가장 짧은 프레임 시간보다 늦을때만 프로세서를 새로운 실시간 프로세서에 할당시키는 것을 특징으로 하는 병렬연산시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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