KR950009879B1 - Semiconductor memory device with cell array divided into a plurality of cell blocks - Google Patents

Semiconductor memory device with cell array divided into a plurality of cell blocks Download PDF

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겐지 누마타
슈소 후지이
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

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Description

복수의 셀블록으로 분할된 셀어레이를 구비한 반도체 기억장치Semiconductor memory device with cell array divided into a plurality of cell blocks

제1도는 본 발명의 제1실시예에 따른 분할 비트선 및 공통 Y디코더방식을 사용하는 DRAM의 칩 레이아웃을 나타낸 도면.1 is a diagram showing a chip layout of a DRAM using a split bit line and a common Y decoder method according to a first embodiment of the present invention.

제2도는 제1실시예에 있어서 전형적인 서브셀어레이의 1컬럼 부분을 나타낸 회로도.2 is a circuit diagram showing one column portion of a typical subcell array in the first embodiment.

제3도는 서브셀어레이의 셀블록을 나타낸 회로도.3 is a circuit diagram showing a cell block of a subcell array.

제4도는 데이터 입출력선에 접속된 데이터 입출력버퍼부를 나타낸 회로도.4 is a circuit diagram showing a data input / output buffer unit connected to a data input / output line.

제5도는 제1실시예에 따른 DRAM의 동작을 설명하기 위한 타이밍 차트.5 is a timing chart for explaining the operation of the DRAM according to the first embodiment.

제6도는 본 발명의 제2실시예에 따른 DRAM중 서브셀어레이의 1컬럼 부분을 나타낸 회로도.6 is a circuit diagram showing one column portion of a subcell array of DRAMs according to a second embodiment of the present invention.

제7도는 DRAM의 데이터 입출력선에 접속된 데이터 입출력버퍼부를 나타낸 회로도.7 is a circuit diagram showing a data input / output buffer unit connected to a data input / output line of a DRAM.

제8도는 제2실시예에 다른 DRAM의 동작을 설명하기 위한 타이밍 차트.8 is a timing chart for explaining the operation of a DRAM different from the second embodiment.

제9도는 본 발명의 제3실시예에 따른 DRAM중 서브셀어레이의 1컬럼 부분을 나타낸 회로도이다.FIG. 9 is a circuit diagram illustrating one column portion of a subcell array of DRAMs according to a third exemplary embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : DRAM칩 211,212,221,222: 입출력버퍼부1: DRAM chip 2 11 , 2 12 , 2 21 , 2 22 : I / O buffer part

31,32: 데이터선 41,42: 로우디코더3 1 , 3 2 : Data line 4 1 , 4 2 : Low decoder

51,52: 컬럼 디코더 6 : 셀블록 선택회로5 1 , 5 2 : Column decoder 6: Cell block selection circuit

7 : 주변회로 8 : 입출력회로7: peripheral circuit 8: input / output circuit

10 : 서브셀어레이 112,112: 입출력 센스앰프10: sub-cell array 11, 2, 11, 2: input and output sense amplifier

121,122: 제2선충전회로 131,132: 제1선충전회로12 1 , 12 2 : 2nd precharge circuit 13 1 , 13 2 : 1st precharge circuit

141,142: 입출력버퍼 제어회로 21a,21b : 선택구동회로14 1, 14 2: input and output buffer control circuit 21a, 21b: a selection driver circuit

CA0∼CA7: 셀블록 CSLi0,CSLi1: 컬럼선택 신호선CA 0 to CA 7 : Cell block CSL i0 , CSL i1 : Column select signal line

BL,/BL : 비트선 WL : 워드선BL, / BL: Bit line WL: Word line

DWL : 더미워드선 MC : 메모리셀DWL: Dummy word line MC: Memory cell

DC : 더미셀 PSA : PMOS 센스앰프DC: Dummy Cell PSA: PMOS Sense Amplifier

NSA : NMOS : 센스앰프 EQ : 비트선 등화회로NSA: NMOS: Sense Amplifier EQ: Bit Line Equalization Circuit

CEQ : 선충전 제어신호 QSE : 센스제어신호CEQ: Precharge control signal QSE: Sense control signal

I/O1,/I/O1: 입출력선I / O 1 , / I / O 1 : I / O line

[산업상의 이용분야][Industrial use]

본 발명은 고집적화된 DRAM과 같이 셀어레이(Cell Array)가 복수의 셀블록(Cell Block)으로 분할되어 셀블록의 선택이 행하여지는 그 반도체 기억장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device in which a cell array is divided into a plurality of cell blocks, such as highly integrated DRAM, and a cell block is selected.

[종래의 기술 및 그 문제점][Traditional Technology and Problems]

고집적화된 DRAM을 형성하기 위해서는 소자 및 배선의 마이크로 패터닝이 실현되어야 하고 소정의 칩면적내에서 셀어레이 및 셀어레이 구동회로가 효과적으로 레이아웃 되어야 한다. 또한, 메모리셀의 용량 CS에 대한 비트선의 용량 CB의 비율 CB/CS를 줄임으로써 셀데이터의 독출속도를 높여야 한다. 더욱이, 비트선의 충방전에 기인하는 전력소비를 줄이기 위해 셀어레이를 비트선 방향으로 복수선의 셀블록으로 분할해야 한다. 이러한 요구를 충족시키기 위해 분할 비트선과 공동 Y디코더방식을 사용하는 고집적화도의 DRAM이 필연적으로 요구되고 있다.In order to form a highly integrated DRAM, micro-patterning of devices and wirings must be realized, and cell arrays and cell array driving circuits must be effectively laid out within a predetermined chip area. In addition, the read speed of the cell data should be increased by reducing the ratio C B / C S of the capacity C B of the bit line to the capacity C S of the memory cell. Furthermore, in order to reduce power consumption due to charging and discharging of the bit lines, the cell arrays must be divided into cell blocks of multiple lines in the bit line direction. In order to meet these demands, a highly integrated DRAM using a split bit line and a common Y decoder method is inevitably required.

상기 방식을 실현하기 위해 예컨대 셀어레이는 비트선 방향으로 4개 또는 8개의 셀블록으로 분할된다. 그리고 각 셀블록내의 비트선은 서로 독립적이고, 2개의 셀블록에 의해 공용되는 데이터 입출력선(Data I/O line)은 2개의 인접하는 셀블록간에 배치된다. 2개의 인접하는 셀블록중 선택된 한 블록내의 비트선은 블록선택 게이트와 컬럼 선택 게이트를 통하여 데이터 입출력선에 접속된다. 상기 컬럼선택 게이트를 제어하기 위한 컬럼선택 신호선은 복수의 분할 셀블록으로 이루어진 셀어레이상에 금속배선에 의해 연속적으로 형성되고 Y디코더(즉, 컬럼 디코더)로부터의 출력인 컬럼선택신호는 컬럼선택 신호선으로 공급된다. 또한, 일반적으로 인접하는 셀블록간에서 비트선 센스앰프의 적어도 일부를 공용하는 공통센스앰프방식이 사용되고 있다.To realize the above scheme, for example, the cell array is divided into four or eight cell blocks in the bit line direction. The bit lines in each cell block are independent of each other, and data I / O lines shared by the two cell blocks are disposed between two adjacent cell blocks. The bit line in one block selected from two adjacent cell blocks is connected to the data input / output line through the block select gate and the column select gate. The column select signal line for controlling the column select gate is successively formed by metal wiring on a cell array composed of a plurality of divided cell blocks, and the column select signal which is an output from a Y decoder (i.e., a column decoder) is a column select signal line. Is supplied. In addition, a common sense amplifier method in which at least a portion of a bit line sense amplifier is shared between adjacent cell blocks is generally used.

이러한 DRAM의 비트선 선충전방식(Bit line precharge system)에 있어서, 전력 소비를 줄이고 비트선 센스동작 속도를 높이는 효과적인 수단은 비트선을 1/2Vcc로 선충전하는 것이라는 주지된 사실이다.In such a bit line precharge system of DRAM, it is well known that an effective means of reducing power consumption and speeding up the bit line sense operation is to precharge the bit line to 1 / 2Vcc.

그러나 데이터 입출력선은 다음의 이유로 인하여 Vcc로 선충전하는 것이 바람직하다. 즉, 첫번째로, 입출력선을 비트선에서와 동일한 전위로 선충전한다고 가정할 때, 선택된 셀블록의 메모리셀이 리스토어(Restore)되는 경우에는 비트선의 전위가 입출력선의 전위까지 끌어올려지기 쉽게 된다. 통상적으로, 비트선 센스앰프 NMOS센스앰프와 PMOS센스앰프로 구성되는 바, 여기에서 상기 NMOS센스앰프는 소신호를 증폭하는데 사용되고 PMOS센스앰프는 “H”레벨의 비트선 전위를 Vcc까지 상승시키는데에 사용된다. 이러한 이유로 PMOS센스앰프의 구동력은 본래 크게 설정되어 있지 않다. 따라서, 비트선이 입출력선 전위에 전기적으로 접속되는 경우, 비트선의 전위가 입출력선의 전위까지 끌어 올려지기 때문에, PMOS센스앰프는 “H”레벨의 비트선 전위를 충분히 Vcc까지 상승시키지 못하게 된다. 이러한 현상은 특히 입출력선이 큰 용량을 가지고 있을 때 현저해서 오동작을 야기시키게 된다. 두번째로, 입출력선이 Vcc까지 선충전될 수 있다면, 비트선 센스앰프회로의 입출력선의 초기 감지시간이 짧아질 수 있다.However, the data input / output line is preferably precharged to Vcc for the following reason. That is, first, assuming that the input / output line is precharged with the same potential as that of the bit line, when the memory cell of the selected cell block is restored, the potential of the bit line is easily pulled up to the potential of the input / output line. Typically, a bit line sense amplifier is composed of an NMOS sense amplifier and a PMOS sense amplifier, where the NMOS sense amplifier is used to amplify a small signal and the PMOS sense amplifier is used to raise the bit line potential of the "H" level to Vcc. Used. For this reason, the driving force of the PMOS sense amplifier is not originally set large. Therefore, when the bit line is electrically connected to the input / output line potential, the potential of the bit line is raised to the potential of the input / output line, so that the PMOS sense amplifier does not sufficiently raise the bit line potential of the “H” level to Vcc. This phenomenon is particularly noticeable when the input / output line has a large capacity, causing malfunction. Second, if the input / output line can be precharged to Vcc, the initial detection time of the input / output line of the bit line sense amplifier circuit can be shortened.

그러나, 분할 비트선과 공통 Y디코더방식을 사용하는 종래의 DRAM은 다음의 이유로 인하여 비트선이 1/2Vcc까지 선충전되고 입출력선이 Vcc까지 선충전되는 선충전방식을 사용하지 않는다. 즉, 각 컬럼선택신호선은 복수의 셀블록과 교차되게 연속적으로 배열되고 각 셀블록의 컬럼선택 게이트에 접속된다. 이러한 배열에 있어서, 소정의 컬럼선택 신호가 선택되면 데이터가 독출되지 않아야 할 비선택 셀블록의 컬럼선택 게이트가 개방된다. 이어서 비선택 셀블록의 선택게이트의 바깥쪽에 위치하며 1/2Vcc로 선충전된 비트선 센스앰프가 Vcc로 선충전된 입출력선에 접속된다. 그 결과 비트선 센스앰프의 선충전 전위가 파괴되어 버린다. 이러한 이유로 상기한 선충전방식은 채택되지 않고 있다.However, the conventional DRAM using the divided bit line and the common Y decoder method does not use the precharge method in which the bit line is precharged to 1/2 Vcc and the input / output line is precharged to Vcc for the following reason. That is, each column select signal line is successively arranged to intersect a plurality of cell blocks and is connected to the column select gates of each cell block. In this arrangement, when a predetermined column select signal is selected, the column select gate of the unselected cell block to which data should not be read is opened. Subsequently, a bit line sense amplifier pre-charged at 1/2 Vcc and located outside the selection gate of the unselected cell block is connected to the input / output line precharged at Vcc. As a result, the precharge potential of the bit line sense amplifier is destroyed. For this reason, the above-mentioned precharge method is not adopted.

상기한 것처럼, 분할 비트선 및 공통 Y디코더방식을 사용하는 종래의 DRAM에 있어서는, 각 비트선의 선충전 전위가 1/2Vcc로 설정될 수 없고, 각 입출력선의 선충전 전위도 Vcc로 설정될 수 없는 바, 이러한 점은 전력소비의 감소와 동작속도의 향상에 장애로 되고 있다.As described above, in the conventional DRAM using the divided bit line and the common Y decoder method, the precharge potential of each bit line cannot be set to 1/2 Vcc, and the precharge potential of each input / output line cannot be set to Vcc. This is an obstacle in reducing power consumption and improving operating speed.

[발명의 목적][Purpose of invention]

본 발명은 상기한 사정을 고려하여 이루어진 것으로서, 각 비트선이 1/2Vcc로 선충전되고 각 입출력선이 Vcc로 선충전되는 선충전방식을 사용함으로써, 동작속도를 높이고 전력소비를 줄일 수 있도록 되어 있는 분할 비트선 및 Y디코더방식을 채용한 DRAM을 제공하고자 함에 그 목적이 있다.The present invention has been made in consideration of the above circumstances, and by using a precharge method in which each bit line is precharged to 1/2 Vcc and each input / output line is precharged to Vcc, the operation speed and power consumption can be reduced. An object of the present invention is to provide a DRAM employing a divided bit line and a Y decoder method.

[발명의 구성 및 사용][Configuration and Use of the Invention]

상기 목적을 달성하기 위한 본 발명에 따른 DRAM은, 복수의 셀블록으로 분할되어, 각 셀블록이 매트릭스 형상으로 배열된 복수의 메모리셀과, 컬럼방향으로 배치되어 컬럼방향에서 메모리셀을 구동하기 위한 복수의 워드선, 상기 워드선에 교차되게 배치되어 선택된 메모리셀과 데이터를 주고 받는 복수의 비트선 및, 비트선에 각각 접속된 비트선 센스앰프를 포함하고 있는 셀어레이와 ; 활성 사이클에서 셀어레이의 복수의 셀블록중 하나를 선택하기 위한 셀어레이 선택회로 ; 셀블록 선택회로에 의해 선택된 셀블록에서 비트선이 컬럼선택 게이트를 통하여 접속되는 복수의 데이터 입출력선 ; 워드선을 선택적으로 구동하기 위한 로우디코더(Row Decder) ; 셀어레이의 복수의 셀블록과 교차되게 배치되어 셀블록의 컬럼선택 게이트에 접속되는 복수의 컬럼선택 신호선 ; 컬럼선택신호를 전송하기 위한 컬럼 디코더(Column Decdoer) ; 데이터 입출력선에 접속되어 그 데이터 입출력선을 비트선의 선충전 전위와 동일한 전위로 선충전하기 위한 제1선충전회로와, 데이터 입출력선에 접속되어 그 데이터 입출력선을 비트선의 선충전 전위와 다른 것으로 선충전하기 위한 제선충전회로를 포함하고서, 각 데이터 입출력선에 접속되어 각 데이터 입출력선에 독출된 데이터를 감지하기 위한 데이터 버퍼 및 ; 상기 제1, 제2선충전회로 중의 하나를 선택하여 선택된 회로를 구동하기 위한 선택구동회로를 구비하여 구성되어 있다.A DRAM according to the present invention for achieving the above object is divided into a plurality of cell blocks, each cell block is arranged in a matrix shape and a plurality of memory cells arranged in a column direction for driving the memory cells in the column direction A cell array including a plurality of word lines, a plurality of bit lines arranged to intersect the word lines to exchange data with a selected memory cell, and a bit line sense amplifier connected to the bit lines, respectively; A cell array selection circuit for selecting one of a plurality of cell blocks of the cell array in an active cycle; A plurality of data input / output lines to which bit lines are connected through a column select gate in a cell block selected by the cell block selection circuit; A low decoder for selectively driving word lines; A plurality of column select signal lines arranged to intersect a plurality of cell blocks of the cell array and connected to the column select gates of the cell blocks; A column decoder for transmitting a column selection signal (Column Decdoer); A first line charging circuit connected to the data input / output line for precharging the data input / output line to a potential equal to the precharge potential of the bit line, and a data input / output line connected to the data input / output line to be different from the precharge potential of the bit line. A data buffer including a wire charging circuit for precharging and connected to each data input / output line for sensing data read out to each data input / output line; And a selection drive circuit for selecting one of the first and second precharge circuits to drive the selected circuit.

또한, 본 발명의 DRAM은, 복수의 셀블록으로 분할되며, 각 셀블록이 매트릭스 형상으로 배열된 복수의 메모리셀과, 컬럼방향으로 배치되어 컬럼방향에서 메모리셀을 구동하기 위한 복수의 워드선, 상기 워드선과 교차되게 배치되어 선택된 메모리셀과 데이터를 주고 받는 복수의 비트선 및, 비트선에 각각 접속된 비트선 센스앰프를 포함하고 있는 셀어레이와 ; 활성 사이클에서 셀어레이의 복수의 셀블록중의 하나를 선택하기 위한 셀어레이 선택회로 ; 셀블록 선택회로에 의해 선택된 셀블록에서 비트선이 컬럼선택 게이트를 통하여 접속되는 복수의 데이터 입출력선 ; 워드선을 선택적으로 구동하기 위한 로우 디코더 ; 셀어레이의 복수의 셀블록과 교차되게 배치되어 셀블록의 컬럼선택 게이트에 접속되는 복수의 컬럼선택 신호선 ; 컬럼선택 신호선에 컬럼선택 신호를 전송하기 위한 컬럼 디코더 및 ; 컬럼선택 신호선과 선택 게이트간에 배치되며, 셀블록 선택회로로부터의 제어신호에 의해 제어되어 선택된 컬럼선택 게이트의 컬럼선택 신호를 전송하기 위한 선택게이트 및 제어회로를 구비하여 구성되어 있다.In addition, the DRAM of the present invention is divided into a plurality of cell blocks, each cell block arranged in a matrix form, a plurality of word lines arranged in the column direction to drive the memory cells in the column direction, A cell array disposed to intersect the word line and including a plurality of bit lines to exchange data with a selected memory cell, and a bit line sense amplifier connected to the bit lines; A cell array selection circuit for selecting one of a plurality of cell blocks of the cell array in an active cycle; A plurality of data input / output lines to which bit lines are connected through a column select gate in a cell block selected by the cell block selection circuit; A row decoder for selectively driving word lines; A plurality of column select signal lines arranged to intersect a plurality of cell blocks of the cell array and connected to the column select gates of the cell blocks; A column decoder for transmitting a column select signal to the column select signal line; And a select gate and a control circuit disposed between the column select signal line and the select gate and controlled by a control signal from the cell block select circuit to transmit the column select signal of the selected column select gate.

상기한 구성의 본 발명에 따르면, 활성 사이클시에 서로 접속되는 비트선 및 데이터 입출력선에 관련해서 다음과 같은 2가지의 상태를 얻을 수 있는 바, 즉 비트선의 선충전 전위가 1/2Vcc인 상태와, 데이터 입출력선의 선충전 전위가 Vcc인 상태를 얻을 수 있다.According to the present invention having the above-described configuration, the following two states can be obtained with respect to bit lines and data input / output lines connected to each other during an active cycle, that is, a state in which the precharge potential of the bit lines is 1/2 Vcc. And a state where the precharge potential of the data input / output line is Vcc.

본 발명의 첫번째 특징에 따르면, 선충전 사이클시의 모든 데이터 입출력선과 활성 사이클시의 비선택 데이터 입출력선은 비트선과 동일한 선충전 전위, 즉 1/2Vcc로 설정된다. 게다가 활성 사이클시에 선택된 데이터 입출력선만이 Vcc로 선택적으로 선충전된다.According to the first aspect of the present invention, all the data input / output lines during the precharge cycle and the unselected data input / output lines during the active cycle are set to the same precharge potential, i.e., 1/2 Vcc, as the bit lines. In addition, only the data input / output lines selected during the active cycle are selectively precharged to Vcc.

또한, 본 발명의 두번째 특징에 따르면, 모든 데이터 입출력선의 선충전 전위가 Vcc로 설정되고, 활성 사이클시에 선택된 셀블록의 컬럼선택 블록만이 개방될 수 있다. 이러한 동작에 의해, 선택된 셀블록에 있어서 Vcc로 선충전된 데이터 입출력선이 1/2Vcc로 선충전된 비트선에 접속된다.Further, according to the second aspect of the present invention, the precharge potential of all data input / output lines is set to Vcc, and only the column selection block of the selected cell block can be opened during the active cycle. By this operation, the data input / output line precharged to Vcc in the selected cell block is connected to the bit line precharged to 1 / 2Vcc.

상기 첫번째 혹은 두번째 특징에 모두에 있어서, 비선택 셀블록 영역들간의 전위관계는 파괴되지 않는다. 게다가 데이터가 독출되어지는 각 비트선의 선충전 전위가 1/2Vcc되도록 설정되고 그곳에 접속된 데이터 입출력선 선충전 전위가 Vcc로 되도록설정되므로, 고속의 데이터 독출동작을 실행할 수 있게 된다.In both the first and second aspects, the potential relationship between the unselected cell block regions is not destroyed. In addition, since the precharge potential of each bit line to which data is read is set to 1/2 Vcc and the data input / output line precharge potential connected thereto is set to Vcc, high-speed data read operation can be performed.

상기한 것처럼 본 발명에 따르면, 비트선을 1/2Vcc로 선충전시키는 방법과 데이터 입출력선을 Vcc로 선충전시키는 방법들을 사용할 수 있다. 따라서, 동작속도를 저하시키는 일 없이 전력소비를 줄이고 칩의 크기를 줄일 수 있는 고집적도의 DRAM을 구현할 수 있게 된다.As described above, according to the present invention, a method of precharging a bit line to 1/2 Vcc and a method of precharging a data input / output line to Vcc can be used. Therefore, it is possible to implement a high-density DRAM that can reduce power consumption and reduce chip size without reducing operating speed.

이하, 본 발명을 상세히 설명하겠는데, 본 발명은 첨부된 특허청구의 범위에 기재된 사항들을 적절히 조합함으로써 여러가지 목적을 달성하고 효과를 거둘 수 있는 바, 특허청구의 범위에 기재된 사항들은 그러한 변형가능성까지 포함하는 것이다.Hereinafter, the present invention will be described in detail, but the present invention can achieve various objects and effects by appropriately combining the matters described in the appended claims, and the matters described in the claims include such modifications. It is.

[실시예에 대한 상세한 설명]Detailed Description of the Embodiments

우선, 제1도∼제5도를 참조하여 본 발명의 제1실시예에 따른 DRAM을 설명한다.First, a DRAM according to a first embodiment of the present invention will be described with reference to FIGS.

제1도는 분할 비트선 및 공통 Y데이터 방식을 사용하는 DRAM의 칩 레이아웃을 나타낸 도면으로서, 여기에서 셀어레이는 8개의 셀블록으로 분할되어 있다. 제2도는 제1도에서 인접하는 4개의 셀블록의 1컬럼분의 구성을 나타낸 도면이고, 제3도는 제2도의 구성중 1개의 셀블록의 구성을 나타낸 도면이다.1 is a diagram showing a chip layout of a DRAM using a split bit line and a common Y data method, wherein a cell array is divided into eight cell blocks. FIG. 2 is a diagram showing the configuration of one column of four adjacent cell blocks in FIG. 1, and FIG. 3 is a diagram showing the configuration of one cell block among the components of FIG.

제1도에 도시한 것처럼, DRAM칩(1)상에 배열된 셀어레이는 비트선 방향으로 8개의 셀블록(CA0∼CA7)으로 분할되어 있다. 이들 셀블록(CA0∼CA7)은 2개의 영역으로 분할되어 있는 바, 즉 셀블록(CA0∼CA3)을 포함하는 영역과 셀블록(CA4∼CA7)을 포함하는 영역으로 분할되어 있다. 워드선을 선택적으로 구동하기 위한 로우데이터(41,42)는 셀블록(CA0∼CA3)을 포함하는 영역의 종단부와 셀블록(CA4∼CA7)을 포함하는 영역의 종단부에 각각 배열되어 있다. 그리고 컬럼선택 신호선(CSLio; i=1,2,…,n)은 좌측의 4개 셀블록(CA0∼CA3)상에 연속적으로 배열되어 있다. 그리고 컬럼선택 신호선(CSL11; i=1,2,…,n)은 좌측의 4개 셀블록(CA4∼CA7)상에 연속적으로 배열되어 있다. 컬럼선택을 행하기 위한 컬럼디코더(51,52)는 이들 컬럼선택 신호선(CSLio,CSL11)의 종단부에 배열되어 있다. 즉, 1개의 컬럼디코더(51)가 좌측에서 4개의 셀블록(CA0∼CA3)에 의해 공용되고, 다른 컬럼디코더(52)가 우측에서 4개의 셀블록(CA4∼CA7)에 의해 공용된다.As shown in FIG. 1, the cell array arranged on the DRAM chip 1 is divided into eight cell blocks CA 0 to CA 7 in the bit line direction. These cell blocks CA 0 to CA 7 are divided into two regions, that is, divided into an area including cell blocks CA 0 to CA 3 and an area including cell blocks CA 4 to CA 7 . It is. The row data 4 1 and 4 2 for selectively driving the word lines are terminated at the end of the area including the cell blocks CA 0 to CA 3 and at the end of the area including the cell blocks CA 4 to CA 7 . It is arranged in each part. The column select signal lines CSL io i = 1, 2, ..., n are continuously arranged on the four cell blocks CA 0 to CA 3 on the left side. The column select signal lines CSL 11 (i = 1, 2, ..., n) are successively arranged on the four cell blocks CA 4 to CA 7 on the left side. The column decoders 5 1 and 5 2 for performing column selection are arranged at the ends of these column selection signal lines CSL io and CSL 11 . That is, one column decoder 5 1 is shared by four cell blocks CA 0 to CA 3 on the left side, and the other column decoder 5 2 is four cell blocks CA 4 to CA 7 on the right side. Commonly used by

이러한 DRAM에 있어서, 비트선 센스앰프(S/A)와 데이터 입출력선은 셀블럭 (CA0,CA1)간에 배열된다. 그리고 비트선 센스앰프(S/A)와 데이터 입출력선은 이들 셀블록에 의해 공용된다. 마찬가지로, 비트선과 데이터 입출력선이 각각 셀블럭 (CA2,CA3)간과 셀블럭 (CA4,CA5)간과 셀블럭 (CA6,CA7)간에 배열된다. 좌측의 입출력선은 입출력 버퍼부(211,212)를 통하여 각각 데이터선(31)에 접속되어 있다. 우측의 입출력선은 입출력 버퍼부(221,222)를 통하여 각각 데이터선(32)에 접속되어 있다. 이들 데이터선(31,32)은 입출력회로(8)를 통하여 외부단자에 접속되어 있다.In such DRAMs, the bit line sense amplifiers S / A and the data input / output lines are arranged between the cell blocks CA 0 and CA 1 . The bit line sense amplifier S / A and the data input / output lines are shared by these cell blocks. Similarly, bit lines and data input / output lines are arranged between cell blocks CA 2 and CA 3 , between cell blocks CA 4 and CA 5 and between cell blocks CA 6 and CA 7 , respectively. The input / output lines on the left side are connected to the data lines 3 1 through the input / output buffer sections 2 11 and 2 12 , respectively. The input / output lines on the right side are connected to the data lines 3 2 through the input / output buffer sections 2 21 and 2 22 , respectively. These data lines 3 1 and 3 2 are connected to external terminals via the input / output circuit 8.

어드레스 버퍼와 RAS제어회로, CAS제어회로 등을 포함하는 주변회로(7)와 이 주변회로(7)에 의해 제어되는 셀블록 선택회로(6)는 2개의 컬럼디코더(51,52)간에 배열되어 있다. 상기 셀블록 선택회로(6)는 활성 사이클시에 하나의 셀블록을 선택하는 기능을 수행한다.A peripheral circuit 7 including an address buffer, a RAS control circuit, a CAS control circuit, and the like, and a cell block selection circuit 6 controlled by the peripheral circuit 7 are provided between two column decoders 5 1 , 5 2 . Are arranged. The cell block selection circuit 6 performs a function of selecting one cell block during an active cycle.

제2도는 셀어레이의 구체적인 구성을 나타낸 도면으로서, 이 제2도는 좌측의 4개의 셀블록(CA0∼CA3)으로 구성되는 서브셀어레이(subcell array ; 10)의 1컬럼분의 상세한 구성을 나타낸 것이다. 제3도는 제2도중 1개의 셀블록(CA0)의 구체적인 구성을 나타낸 도면이다. 이 실시예에 있어서, 셀어레이는 접혀진 비트선 구조(folded bit line structure)로 되어 있다.FIG. 2 is a diagram showing a specific structure of a cell array. FIG. 2 is a detailed configuration of one column of a subcell array 10 including four cell blocks CA 0 to CA 3 on the left side. It is shown. 3 is a diagram illustrating a specific configuration of one cell block CA 0 of FIG. 2. In this embodiment, the cell array has a folded bit line structure.

이하, 셀블록(CA0)에 주목하여 설명한다. 제3도에 도시한 것처럼, 1트랜지스터/1캐패시터의 구성의 복수의 메모리셀(MC1,MC2,…)은 각각 1쌍의 비트선(BL0,/BL0)에 접속되어 있고, 더미셀(DC1,DC2)은 각각 비트선(BL0,/BL0)에 접속되어 있다. 또, 메모리셀(MC1,MC2,…)을 선택적으로 구동하기 위한 워드선(WL0,WL1,…)과 더미셀(DC1,DC2)을 선택적으로 구동하기 위한 더미 워드선(DWL1,DWL2)이 상기 비트선(BL0,/BL0)과 교차하게 설치되어 있다. 이들 워드선 및 더미 워드선은 다른 컬럼의 대응하는 메모리셀 및 더미셀을 동시에 구동하도록 설계되어 있다.Hereinafter, the cell block CA 0 will be described. As shown in FIG. 3, the plurality of memory cells MC 1 , MC 2 ,... Of the structure of one transistor / 1 capacitor are connected to one pair of bit lines BL 0 , / BL 0, respectively. The micelles DC 1 and DC 2 are connected to bit lines BL 0 and / BL 0 , respectively. The word lines WL 0 , WL 1 ,..., For selectively driving the memory cells MC 1 , MC 2 ,..., And the dummy word lines (.) For selectively driving the dummy cells DC 1 , DC 2 . DWL 1 and DWL 2 are provided to cross the bit lines BL 0 and / BL 0 . These word lines and dummy word lines are designed to simultaneously drive corresponding memory cells and dummy cells in different columns.

다음에는 셀블록(CA0,CA1)에 주목하여 설명한다. 각 비트선 센스앰프(S/A)는 PMOS플립플롭으로 구성된 PMOS센스앰프(PSA)와 NMOS플립플롭으로 구성된 NMOS센스앰프(NSA)로 이루어져 있다. 이들 센스앰프중에서 PMOS센스앰프(PSA)는 각각의 셀블록(CA0,CA1)내에 배열되고, NMOS센스앰프(NSA)는 2개의 인접하는 셀블록(CA0,CA1)에 의해 공용되도록 셀블록(CA0,CA1)의 바깥쪽에 배열되어 있다. 블록선택신호(/BSL1)에 의해 제어되는 블록선택 게이트(Q5,Q6)는 셀블록(CA0)내의 비트선(BL0,/BL0)간과 공통 NMOS센스앰프(NSA)가 배치되는 외부 비트선(BL1,/BL1)간에 각각 배치되어 있다. 마찬가지로, 블록선택신호(/BSL0)에 의해 제어되는 블록선택 게이트(Q7,Q8)는 셀블록(CA1)과 외부 비트선(BL1,/BL1)간에 각각 접속되어 있다.Next, the cell blocks CA 0 and CA 1 will be described. Each bit line sense amplifier S / A includes a PMOS sense amplifier PSA composed of PMOS flip flops and an NMOS sense amplifier NSA composed of NMOS flip flops. Among these sense amplifiers, the PMOS sense amplifier PSA is arranged in each cell block CA 0 , CA 1 , and the NMOS sense amplifier NSA is shared by two adjacent cell blocks CA 0 , CA 1 . It is arranged outside the cell blocks CA 0 and CA 1 . The block selection gates Q 5 and Q 6 controlled by the block selection signal / BSL 1 are arranged between the bit lines BL 0 and / BL 0 in the cell block CA 0 and the common NMOS sense amplifier NSA. The external bit lines BL 1 and / BL 1 are respectively disposed. Similarly, the block selection gates Q 7 and Q 8 controlled by the block selection signal / BSL 0 are connected between the cell block CA 1 and the external bit lines BL 1 and / BL 1 , respectively.

2개의 셀블록(CA0,CA1)에 의해 공용되는 비트선 등화회로(EQ)는 공통 NMOS센스앰프(NSA)의 우측에 있는 비트선(BL1,/BL1)간에 배치되어 있다. 이 비트선 등화회로(EQ)는 쌍을 이루는 비트선(BL1,/BL1)을 단락시키기 위한 등화 MOS트랜지스터(Q31)와 이들 비트선(BL1,/BL1)을 선충전 전위 1/2Vcc로 설정하기 위한 선충전 MOS트랜지스터(Q32,Q33)로 구성되어 있다. 그리고 그 사이에 배치된 NMOS센스앰프(NSA)를 구비하고 있는 비트선(BL1,/BL1)은 컬럼선택 게이트(Q1,Q2)를 통하여 데이터 입출력선(I/O,/I/O)에 각각 접속되어 있다. 이들 셀블록(CA0,CA1)에 인접하는 셀블록(CA2,CA3)도 상술한 것과 동일한 구성으로 되어 있다.The bit line equalization circuit EQ shared by the two cell blocks CA 0 and CA 1 is disposed between the bit lines BL 1 , / BL 1 on the right side of the common NMOS sense amplifier NSA. The bit line equalization circuit EQ has an equalization MOS transistor Q 31 for shorting the paired bit lines BL 1 , / BL 1 and a precharge potential 1 of these bit lines BL 1 , / BL 1 . It consists of precharged MOS transistors (Q 32 and Q 33 ) for setting to / 2Vcc. The bit lines BL 1 and / BL 1 having the NMOS sense amplifiers NSA disposed therebetween are connected to the data input / output lines I / O and I / O through the column select gates Q 1 and Q 2 . It is connected to O), respectively. The cell blocks CA 2 and CA 3 adjacent to these cell blocks CA 0 and CA 1 also have the same configuration as described above.

컬럼 디코더로부터의 컬럼선택신호를 전송하기 위한 컬럼 선택 신호선(CSL10)은 4개의 셀블록(CA0∼CA3)의 영역과 교차되게 배치되어 있다. 그리고 컬럼선택 신호선(CSL10)은 4개의 셀블록(CA0∼CA3)의 컬럼선택 게이트(Q1,Q2,Q3,Q4)에 접속되어 이들 컬럼선택 게이트를 동시에 구동하도록 되어 있다.The column select signal lines CSL 10 for transmitting the column select signal from the column decoder are arranged to intersect the areas of the four cell blocks CA 0 to CA 3 . And the column select signal (CSL 10) is connected to the four-cell block (CA 0 ~CA 3) column select gate (Q 1, Q 2, Q 3, Q 4) of these is adapted to drive the column select gates at the same time .

제4도는 상술한 서브셀어레이(10)에 접속되는 입출력버퍼부의 구성을 상세히 나타낸 도면이다. 셀블록(CA0,CA1)에 관련해서, 입출력버퍼부는 입출력버퍼(1611)와 입출력버퍼 제어회로(141)를 포함하고 있다. 여기에서 센스앰프(111)를 갖춘 상기 입출력버퍼(1611)는 인접하는 셀블록(CA0,CA1)에 공통으로 제공되는 한쌍의 입출력선(I/O1,/I/O1)에 접속되어 있다. 이 입출력버퍼(1611)는 입출력선(I/O1,/I/O1)을 비트선과 동일하게 1/2Vcc의 전위로 선충전하기 위한 제1입출력선 선충전회로(131)와 입출력선(I/O1,/I/O1)을 1/2Vcc보다 높은 Vcc의 전위로 선충전하기 위한 제2입출력선 선충회로(121)를 포함하고 있다.4 is a diagram showing in detail the configuration of the input / output buffer unit connected to the subcell array 10 described above. In relation to the cell blocks CA 0 and CA 1 , the input / output buffer section includes an input / output buffer 16 11 and an input / output buffer control circuit 14 1 . The input and output buffer with a sense amplifier (11 1) where: (16 11) is the adjacent cell block a pair of input and output lines (I / O 1, / I / O 1) that is provided in common to the (CA 0, CA 1) to Is connected to. The input / output buffer 16 11 has an input / output line precharge circuit 13 1 and an input / output line for charging the input / output lines I / O 1 , / I / O 1 to a potential of 1/2 Vcc in the same manner as the bit lines. A second input / output line nematode circuit 12 1 for precharging the lines I / O 1 and / I / O 1 to a potential of Vcc higher than 1/2 Vcc is included.

상기 제1선충전회로(131)는 입출력선(I/O1,/I/O1)을 단락시키기 위한 등화 n채널 MOS트랜지스터(Q15)와 입출력선(I/O1,/I/O1)을 1/2Vcc로 설정하기 위한 선충전 n채널 MOS트랜지스터(Q13,Q14)로 이루어져있다. 그리고 제2선충전회로(121)는 등화 p채널 MOS트랜지스터(Q18)과 선충전 p채널 MOS트랜지스터(Q16,Q17)로 이루어져 있다.It said first precharge circuit (13 1) is input and output lines (I / O 1, / I / O 1) to the equalization for short-circuit the n-channel MOS transistor (Q 15) and input and output lines (I / O 1, / I / It consists of a precharged n-channel MOS transistor (Q 13 , Q 14 ) to set O 1 ) to 1 / 2Vcc. The second precharge circuit 12 1 includes an equalization p-channel MOS transistor Q 18 and a precharge p-channel MOS transistor Q 16 and Q 17 .

입출력버퍼 제어회로(141)는 선충전 제어신호(CEQ)와 센스제어신호(OSE)를 사용함으로써 입출력버퍼(1611)를 선택적으로 구동한다.The input / output buffer control circuit 14 1 selectively drives the input / output buffer 16 11 by using the precharge control signal CEQ and the sense control signal OSE.

입출력 센스앰프(112)를 포함하는 입출력버퍼(1612)는 상술한 방식으로 2개의 다른 셀블록(CA2,CA3)에 공통으로 제공되는 한쌍의 입출력선(I/O23,/I/O23)에 접속되 있다. 이러한 입출력버퍼(1612)는 제1, 제2입출력 선충전회로(132,122)를 포함하고 있고, 이 입출력버퍼(1612)에도 입출력 제어신호(142)가 제공된다.The input / output buffer 16 12 including the input / output sense amplifiers 11 2 is a pair of input / output lines I / O 23 , / I which are commonly provided to two different cell blocks CA 2 and CA 3 in the above-described manner. / O 23 ). The input / output buffer 16 12 includes first and second input / output precharge circuits 13 2 and 12 2 , and the input / output control signal 14 2 is also provided to the input / output buffer 16 12 .

입출력버퍼 제어회로(141)에는 셀블록 선택신호(BSL0,BSL1)가 제어신호로서 공급되고, 입출력버퍼 제어회로(142)에는 셀블록 선택신호(BSL2,BSL3)가 제어신호로서 공급된다. 이러한 구성에 있어서, 셀블록(CA0,CA1)이 선택되는 경우, 즉 신호 (BSL0,BSL1)가 “L”레벨로 설정되는 경우, 제어신호(IOS1)가 “L”레벨로 설정되어 입출력버퍼(1611)내의 입출력 센스앰프(111)가 활성화된다. 이때, 입출력버퍼(1611)에 있어 제어신호(IOS1)는 활성상태에서 제1입출력선 선충전회로(131)를 1/2Vcc 선충전으로 설정하고, 제어신호(CEQ1)는 비활성상태에서 제2입출력선 선충전회로(121)를 Vcc 선충전으로 설정한다. 또한, 이때에는 “H”레벨의 제어신호(IOS23)가 다른 입출력버퍼(1612)내의 입출력 센스앰프(112)에 공급되고 있기 때문에 이 입출력 센스앰프(112)는 활성화되지 않는다. 제어신호(IOS23)는 활성화상태에서 제2입출력선 선충전회로(132)를 1/2Vcc 선충전으로 설정하고, 제어신호(CEQ3)는 비활성상태에서 제2입출력선 선충전회로(122)를 Vcc 선충전으로 설정한다. 만약 셀블록(CA2나 CA3)이 선택되면, 상술한 관계는 반대로 된다. 이들 입출력버퍼는 독출/기록 데이터선(3)을 통하여 입출력회로(8)에 접속되어 있다.Input and output buffer control circuit (14 1), the cell block selection signal (BSL 0, BSL 1) is supplied as a control signal, input and output buffer control circuit (14 2), the cell block selection signal (BSL 2, BSL 3) control signal Supplied as. In this configuration, when the cell blocks CA 0 and CA 1 are selected, that is, when the signals BSL 0 and BSL 1 are set to the “L” level, the control signal IOS 1 is set to the “L” level. The input / output sense amplifier 11 1 in the input / output buffer 16 11 is activated. At this time, in the input / output buffer 16 11 , the control signal IOS 1 is set to 1 / 2Vcc precharge in the first input / output line precharge circuit 13 1 , and the control signal CEQ 1 is inactive. Sets the second input / output line precharge circuit 12 1 to Vcc precharge. At this time, since the control signal IOS 23 of the "H" level is supplied to the input / output sense amplifiers 1 1 2 in the other input / output buffers 16 12 , the input / output sense amplifiers 11 2 are not activated. The control signal IOS 23 sets the second input / output line precharge circuit 13 2 to 1/2 Vcc precharge in the activated state, and the control signal CEQ 3 is the second input / output line precharge circuit 12 in the inactive state. 2 ) is set to Vcc precharge. If the cell block CA 2 or CA 3 is selected, the above relation is reversed. These input / output buffers are connected to the input / output circuit 8 via the read / write data line 3.

다음에는 상술한 것처럼 구성되어 분할 비트선과 공통 Y디코더방식을 사용하는 DRAM의 동작을 제5도의 타이밍 차트를 참조하여 설명하겠는바, 이하에서는 8개의 셀블록(CA0∼CA7)중에서 제1도에 빗금쳐서 나타낸 셀블록(CA0)이 선택되고 데이터 입출력선(I/O1,/I/O1)이 활성화되는 것으로 한다. 여기에서 제5도는 4개의 셀블록(CA0∼CA3)으로 구성되는 서브셀어레이(10)를 주목하여 각 신호의 동작파형을 나타낸것이다.Next, an operation of a DRAM configured as described above and using a divided bit line and a common Y decoder method will be described with reference to the timing chart of FIG. 5. In the following, the first diagram of eight cell blocks CA 0 to CA 7 will be described. It is assumed that the cell block CA 0 indicated by hatching is selected and the data I / O lines I / O 1 and I / O 1 are activated. 5 shows an operation waveform of each signal by paying attention to the subcell array 10 including four cell blocks CA 0 to CA 3 .

블록선택신호(BSL0∼BSL3)는 활성 사이클로 설정되기 전에 “H”레벨(즉,Vcc)로 설정되어 있다. 따라서, 모든 셀블록선택 게이트(Q5∼Q12)는 ON상태로 되어 있다. 로우 어드레스가 결정되면, 예컨대 블록선택신호(BSL0)가 “L”레벨로 설정된다. 그 결과, 블록선택 게이트(Q7,Q8)가 OFF상태로 설정되고 NMOS센스앰프(NSA)를 공용하는 2개의 셀블록(CA0,CA1)중 셀블록(CA1)이 NMOS센스앰프(NSA)로부터 분리된다. 이와 동시에 입출력버퍼부(211)의 버퍼제어회로(141)는 “L”레벨의 블록선택신호(BSL0)와 “H”레벨의 블록선택신호(BSL1)를 수신한다. 입출력선택신호(IOS1)는 AND게이트(G1)에 의해 “L”레벨로 설정되어 있으므로 입출력버퍼(1611)내의 1/2Vcc 선충전용 제1선충전회로(131)는 동작하지 않는다. 더욱이, “L”레벨의 선충전 제어신호(CEQ)와 “L”레벨의 입출력 선택신호(IOS1)는 OR게이트(G2)로 입력되어 선충전 제어신호(CEQ1)를 “L”레벨로 설정한다. 그 결과, Vcc 선충전용의 제2선충전회로(121)가 활성화된다. 더욱이 센스신호(QSE1)의 전위가 “L”레벨의 입출력 선택신호(IOS1)와 “L”레벨의 센스제어신호(QSE)에 의해 1/2Vcc로부터 Vcc로 상승한다. 따라서, 입출력 센스앰프(111)의 기준전위는 Vcc까지 증대된다. 이러한 동작을 통하여 1/2Vcc로 선충전되었던 입출력선(I/O1,/I/O1)은 Vcc로 선충전된다.The block select signals BSL 0 to BSL 3 are set to the “H” level (ie, Vcc) before being set to an active cycle. Therefore, all the cell block select gates Q 5 to Q 12 are in the ON state. When the row address is determined, for example, the block select signal BSL 0 is set to the "L" level. As a result, the block select gate (Q 7, Q 8) is set to the OFF state and the NMOS sense two cell blocks share the amplifier (NSA) (CA 0, CA 1) of the cell block (CA 1) The NMOS sense amplifier (NSA). At the same time, the buffer control circuit 14 1 of the input / output buffer unit 2 11 receives the block selection signal BSL 0 at the “L” level and the block selection signal BSL 1 at the “H” level. Since the input / output selection signal IOS 1 is set at the “L” level by the AND gate G 1 , the first line charging circuit 13 1 for 1/2 Vcc precharge in the input / output buffer 16 11 does not operate. Furthermore, the precharge control signal CEQ at the "L" level and the input / output selection signal IOS 1 at the "L" level are input to the OR gate G 2 to convert the precharge control signal CEQ 1 to the "L" level. Set to. As a result, the second precharge circuit 12 1 for Vcc precharge is activated. Further increases from 1 / 2Vcc by the sense signal (QSE 1) electric potential is input and output select signal (IOS 1) of the "L" level and the "L" level of the sense control signal (QSE) to Vcc. Therefore, the reference potential of the input / output sense amplifier 11 1 is increased to Vcc. Through this operation, the input / output lines I / O 1 and / I / O 1 that were precharged to 1 / 2Vcc are precharged to Vcc.

한편, 로우 디코더(41)에 의해 선택된 워드선이 활성화되어 셀블럭(CA0)내에 선택된 DRAM을 따라 배치되어 있는 메모리셀의 데이터와 선택된 더미 DRAM을 따라 배치되어 있는 더미셀의 데이터가 비트선(BL0,BL0)으로 독출된다. 이들 데이터는 블록선택 게이트(Q5,Q6)를 통하여 외부 비트선(BL1,BL1)으로 전송된다.On the other hand, the word line selected by the row decoder 4 1 is activated so that the data of the memory cells arranged along the selected DRAM in the cell block CA 0 and the data of the dummy cells arranged along the selected dummy DRAM are bit lines. Read as (BL 0 , BL 0 ). These data are transferred to the external bit lines BL 1 and BL 1 through the block selection gates Q 5 and Q 6 .

그리고 NMOS센스앰프(NSA)활성화된 다음에 PMOS센스앰프(PSA)가 활성화된다. 이어서 비트선(BL1,BL1)이 각각 Vcc와 OV로 설정된다. 또한, 컬럼 디코더(51)에 의해 선택된 컬럼선택신호(CSL10)는 “H”레벨로 설정된다. 그 결과, 컬럼선택 게이트(Q1,Q2)는 ON상태로 설정되고, 비트선(BL1,BL1)상의 데이터는 상기 컬럼선택 게이트(Q1,Q2)를 통하여 입출력선(I/O1,I/O1)으로 독출된다. 선충전선 제어신호(CEQ)는 컬럼선택신호(CSL1)가 “H”레벨로 설정됨과 동시에 “H”레벨로 설정되기 때문에 제2선충전회로(121)는 비활성상태로 설정된다. 이어서, 센스제어신호(QSF1)가 “L”레벨로 설정되어 센스앰프(111)가 활성화되고 입출력선(I/O1,I/O1)이 각각 Vcc와 OV로 설정된다.After the NMOS sense amplifier (NSA) is activated, the PMOS sense amplifier (PSA) is activated. The bit lines BL 1 and BL 1 are then set to Vcc and OV, respectively. Further, the column select signal CSL 10 selected by the column decoder 5 1 is set to the "H" level. As a result, the column select gates Q 1 and Q 2 are set to the ON state, and the data on the bit lines BL 1 and BL 1 are passed through the column select gates Q 1 and Q 2 . O 1 , I / O 1 ). Since the precharge line control signal CEQ is set to the "H" level at the same time as the column select signal CSL 1 is set to the "H" level, the second precharge circuit 12 1 is set to an inactive state. Subsequently, the sense control signal QSF 1 is set to the “L” level so that the sense amplifier 11 1 is activated and the input / output lines I / O 1 and I / O 1 are set to Vcc and OV, respectively.

이러한 독출동작기간동안에 선택된 셀블록(CA0)과 함께 NMOS센스앰프(NSA)를 공용하는 다른 셀블록(CA1)의 블록선택 게이트(Q7,Q8)는 OFF상태를 유지하고 있다.During this read operation period, the block selection gates Q 7 and Q 8 of the other cell block CA 1 sharing the NMOS sense amplifier NSA together with the selected cell block CA 0 remain OFF.

즉, 셀블록(CA1)은 NMOS센스앰프(NSA)로부터 분리되어 있다. 비록, 다른 비선택 셀블록(CA2,CA3)의 블록선택 게이트(Q9∼Q12)가 ON상태에 있다 할지라도 그 선충전 전위의 상태가 파괴되는 일은 없다. 구체적으로, 셀블록(CA0)이 선택되어 있는 동안에는 2개의 블록선택신호(BSL2,BSL3)가 제5도에 도시한 것처럼 “H”레벨로 유지되고 있다. 따라서 비선택 셀블럭(CA2,CA3)의 입출력선(I/O23,I/O23)부분에 있어서 1/2Vcc 선충전용 제1선충전회로(132)의 제어신호(IOS23)는 입출력버퍼부(212)의 입출력버퍼 제어회로(142)에 의해 “H”레벨로 설정된다. 이와 유사하게 Vcc 선충전용 제2선충전회로(122)의 제어신호(CEQ23)는 “H”레벨로 유지되고, 입출력 센스앰프(112)의 활성신호(QSF23)는 1/2Vcc로 유지된다. 즉, 데이터 입출력선(I/O23,/I/O23)은 1/2Vcc로 유지된다. 따라서 컬럼선택 게이트(Q3,Q4)는 동일한 컬럼선택신호(CSL10)에 의해 ON상태로 설정된다. 이처럼 양 데이터 입출력선(I/O23,I/O23)이 1/2Vcc의 선충전 전위로 설정되기 때문에 비선택 셀블록(CA2,CA3)의 NMOS센스앰프가 데이터 입출력선(I/O23,/I/O23)에 접속된다 하더라도 문제가 발생하지 않는다.That is, the cell block CA 1 is separated from the NMOS sense amplifier NSA. Although the block selection gates Q 9 to Q 12 of the other unselected cell blocks CA 2 and CA 3 are in the ON state, the state of the precharge potential is not destroyed. Specifically, while the cell block CA 0 is selected, two block selection signals BSL 2 and BSL 3 are maintained at the “H” level as shown in FIG. Therefore, in the input / output lines I / O 23 and I / O 23 of the unselected cell blocks CA 2 and CA 3 , the control signal IOS 23 of the first line charging circuit 13 2 for 1/2 Vcc precharge. Is set to the "H" level by the I / O buffer control circuit 14 2 of the I / O buffer unit 2 12 . Similarly, the control signal CEQ 23 of the second precharge circuit 12 2 for Vcc precharge is maintained at the “H” level, and the active signal QSF 23 of the input / output sense amplifier 1 1 2 is 1/2 Vcc. maintain. That is, the data input / output lines I / O 23 and / I / O 23 are held at 1 / 2Vcc. Therefore, the column select gates Q 3 and Q 4 are set to the ON state by the same column select signal CSL 10 . In this way, since both data input / output lines I / O 23 and I / O 23 are set to a precharge potential of 1/2 Vcc, the NMOS sense amplifiers of the unselected cell blocks CA 2 and CA 3 become the data input / output lines I / O 23 . O 23 , / I / O 23 ) does not cause a problem.

활성 사이클이 완료되고 선충전 사이클이 설정되는 경우, 활성 사이클에서 Vcc로 선충전된 입출력선은 1/2Vcc로 다시 선충전된다.When the active cycle is completed and the precharge cycle is set, the input / output line precharged to Vcc in the active cycle is precharged again to 1 / 2Vcc.

상기 제1실시예에 있어서는, 1/2Vcc 선충전방식을 기본으로 하여 활성 사이클시에 선택된 입출력선만이 Vcc로 선충전되는 방식이 채용되고 있다. 따라서 이러한 제1실시예의 DRAM에 의하면, 1/2Vcc 선충전방식에 의해 전력소비와 칩 면적을 줄일 수 있고, Vcc 선충전방식에 의한 동작속도의 증대를 실현할 수 있다. 선택된 입출력선의 Vcc 선충전은 컬럼선택신호가 활성화될 때까지 완료될 수 있다. 따라서 충분한 여유를 설정할 수 있다. 즉, 본 실시예의 방법은 동작속도의 향상에 장애를 주지 않고 Vcc 선충전을 위하여 특별히 큰 MOS트랜지스터를 필요로 하지 않는다. 활성 사이클이 종료되면, 선택된 입출력선은 1/2Vcc로 다시 선충전되어 선충전 사이클이 설정된다. 그러나 이 동작은 다른 비트선과 입출력선이 선충전됨과 동시에 실행되므로, 별도의 시간이 필요하지는 않다.In the first embodiment, a system is adopted in which only the input / output line selected at the time of the active cycle is precharged to Vcc based on the 1 / 2Vcc precharge method. Therefore, according to the DRAM of the first embodiment, the power consumption and chip area can be reduced by the 1 / 2Vcc precharge method, and the operation speed by the Vcc precharge method can be realized. The Vcc precharge of the selected input / output line may be completed until the column select signal is activated. Therefore, sufficient margin can be set. That is, the method of this embodiment does not impede the improvement of the operating speed and does not require a particularly large MOS transistor for Vcc precharge. When the active cycle ends, the selected input / output line is precharged again to 1 / 2Vcc to set the precharge cycle. However, this operation is executed at the same time that the other bit lines and the input / output lines are precharged, so no additional time is required.

다음에는 제6도를 참조하여 본 발명의 제2실시예에 따라 분할 비트선 및 Y디코더방식을 사용하는 DRAM을 설명한다. 이 제2실시예의 전체적인 구성은 제1도를 참조하여 설명한 제1실시예와 동일하다. 제6도는 제2도에 도시된 구성에 대응하는 DRAM의 1컬럼분의 구성을 나타낸 것이다. 따라서 제2도와 동일한 부분에는 동일한 참조부호를 기재하고 그에 대한 상세한 설명은 생략키로 한다.Next, a DRAM using a split bit line and a Y decoder method according to a second embodiment of the present invention will be described with reference to FIG. The overall configuration of this second embodiment is the same as that of the first embodiment described with reference to FIG. FIG. 6 shows the configuration of one column of the DRAM corresponding to the configuration shown in FIG. Therefore, the same reference numerals are used in the same parts as those in FIG. 2, and detailed description thereof will be omitted.

제1실시예에 있어서는 복수의 셀블록과 교차되게 배치된 컬럼선택 신호선(CSL10)이 복수의 컬럼선택 게이트에 직접 접속되어 컬럼선택 게이트를 동시에 열고 닫을 수 있도록 되어 있다. 복수의 데이터 입출력선 중 선택된 입출력선만이 Vcc 선충전을 행하기 위해서 데이터 입출력선을 선택적으로 구동하기 위한 Vcc 선충전회로 및 1/2Vcc 선충전회로가 배치되어 있다. 이와 반대로, 본 제2실시예는 제6도에 도시한 것처럼 칼럼게이트(Q1,Q2,Q3,Q4)를 선택적으로 구동하기 위한 선택구동회로(21a,21b)를 포함하고 있다. 상기 선택구동회로(21a)는 이에 의해 구동되는 컬럼선택 게이트(Q1,Q2)와 복수의 셀블록에 교차되게 배치되어 있고, 선택구동회로(21b)는 컬럼선택 게이트(Q3,Q4)와 컬럼선택 신호선(CSL10)간에 배치되어 있다.In the first embodiment, the column select signal lines CSL 10 arranged to intersect the plurality of cell blocks are directly connected to the plurality of column select gates so that the column select gates can be opened and closed at the same time. Vcc precharge circuits and 1 / 2Vcc precharge circuits for selectively driving the data input / output lines are arranged so that only selected input / output lines of the plurality of data input / output lines perform Vcc precharge. In contrast, the second embodiment includes selection driving circuits 21a and 21b for selectively driving the column gates Q 1 , Q 2 , Q 3 and Q 4 as shown in FIG. The selection driver circuit 21a is arranged to intersect the column selection gates Q 1 and Q 2 driven by the cell blocks, and the selection driver circuit 21b is arranged in the column selection gates Q 3 and Q 4. ) And the column select signal line CSL 10 .

본 제2실시예에 있어서, 각각의 선택구동회로(21a,21b)는 2입력 NAND게이트(G11)와 2입력 AND게이트(G12)로 구성되어 있다. 선택구동회로(21a)의 NAND게이트는 2개의 블록선택신호(BSL0,BSL1)를 수신한다. 다른 선택구동회로(21b)의 NAND게이트는 나머지 2개의 블록선택신호(BSL2,BSL3)를 수신한다. 각 AND게이트(G12)의 한 입력단자는 대응되는 컬럼선택 신호선(CSL10)에 접속되고, 다른 입력단자는 대응되는 1개의 NAND게이트(G11)의 출력에 접속되어 있다. 선택구동회로(21a)의 AND게이트(G12)로부터의 출력은 셀블록(CA0,CA1)간에 배치된 컬럼선택 게이트(Q1,Q2)에 대한 제어신호로서 사용된다. 그리고 다른 선택구동회로(21b)의 AND게이트(G12)로부터의 출력은 컬럼선택 게이트(Q3,Q4)에 대한 제어신호로서 사용된다.In the second embodiment, each of the selection drive circuits 21a and 21b is composed of two input NAND gates G 11 and two input AND gates G 12 . The NAND gate of the selection driver circuit 21a receives two block selection signals BSL 0 and BSL 1 . The NAND gate of the other select driver circuit 21b receives the remaining two block select signals BSL 2 and BSL 3 . One input terminal of each AND gate G 12 is connected to the corresponding column select signal line CSL 10 , and the other input terminal is connected to the output of one corresponding NAND gate G 11 . The output from the AND gate G 12 of the select driver circuit 21a is used as a control signal for the column select gates Q 1 and Q 2 disposed between the cell blocks CA 0 and CA 1 . The output from the AND gate G 12 of the other select driver circuit 21b is used as a control signal for the column select gates Q 3 and Q 4 .

서브셀어레이(10)의 비트선이 접속되는 2쌍의 데이터 입출력선(I/O1,/I/O01; I/O23,/I/O23)은 제7도에 도시된 것처럼 입출력선 센스앰프(22)와 Vcc 선충전용 입출력선 선충전회로(23)에 접속되어 있다.The two pairs of data input / output lines (I / O 1 , / I / O 01 ; I / O 23 , / I / O 23 ) to which the bit lines of the subcell array 10 are connected are input and output as shown in FIG. 7. The line sense amplifier 22 and the Vcc precharge input / output line precharge circuit 23 are connected.

상기한 것처럼 구성된 제2실시예에 있어서, 활성 사이클시에 컬럼선택 신호선(CSL10)중 하나가 선택되면, 모든 컬럼선택 게이트(Q1∼Q4)가 동시에 ON상태로 설정되지는 않는다. 컬럼선택 신호선(CSL10)으로부터의 신호는 셀블록의 선택에 따라 컬럼선택 게이트(Q1,Q2,Q3나 Q4)에 선택적으로 공급된다.In the second embodiment configured as described above, if one of the column select signal lines CSL 10 is selected during the active cycle, not all the column select gates Q 1 to Q 4 are set to the ON state at the same time. The signal from the column select signal line CSL 10 is selectively supplied to the column select gates Q 1 , Q 2 , Q 3 or Q 4 depending on the cell block selection.

다음에는 제8도를 참조하여 본 제2실시예에 따른 DRAM의 동작을 설명한다. 제1실시예에서의 설명과 마찬가지로, 제8도는 셀블록(CA0)으로부터 데이터가 독출될 때 나타나는 각 신호의 동작파형도이다. 모든 블록선택신호(BSL0∼BSL3)는 활성 사이클이 설정되기 전에 “H”레벨로 설정되어 있다. 따라서 모든 컬럼선택 게이트(Q5∼Q12)는 ON상태로 되어 있다. 로우 어드레스가 결정되면, 예컨대 블록선택신호(BSL0)가 “L”레벨로 설정된다. 그 결과, 블록선택 게이트(Q7,Q8)가 OFF상태로 설정된다. 즉, 2개의 셀블록(CA0,CA1)중 셀블록(CA1)이 NMOS센스앰프(NSA)로부터 분리된다.Next, the operation of the DRAM according to the second embodiment will be described with reference to FIG. As in the description of the first embodiment, FIG. 8 is an operation waveform diagram of each signal that appears when data is read from the cell block CA 0 . All block selection signals BSL 0 to BSL 3 are set to the “H” level before the active cycle is set. Therefore, all the column select gates Q 5 to Q 12 are in the ON state. When the row address is determined, for example, the block select signal BSL 0 is set to the "L" level. As a result, the block select gates Q 7 and Q 8 are set to the OFF state. That is, the cell block (CA 1) of two-cell block (CA 0, CA 1) is separated from the NMOS sense amplifier (NSA).

한편, 로우 디코더(41)에 의해 선택된 워드선(WL)이 활성화되어 셀블록(CA0)내의 선택된 메모리셀의 데이터와 선택된 더미셀의 데이터가 비트선(BL0,/BL0)으로 독출된다. 이들 데이터는 블록선택 게이트(Q5,Q6)를 통하여 외부 비트선(BL0,/BL0)으로 전송된다. 그리고 NMOS센스앰프(NSA)가 활성화된 다음에 PMOS센스앰프(PSA)가 활성화된다. 그 결과 비트선(BL0,/BL0)이 각각 Vcc와 OV로 설정된다. 이어서, 컬럼 디코더(51)에 의해 선택된 컬럼선택신호(CSL10)는 “H”레벨로 설정된다. 이때, 블록선택신호(BSL0,BSL1)가 각각 “H”레벨 및 “L”레벨로 설정되어 있기 때문에 선택구동회로(21a)의 출력제어신호(CSLioa)는 “H”레벨로 설정된다. 그 결과, 컬럼선택 게이트(Q1,Q2)는 ON상태로 설정된다. 이어서, 비트선(BL1,/BL1)상의 데이터는 상기 컬럼선택 게이트(Q1,Q2)를 통하여 각각 입출력선(I/O1,/I/O1)으로 독출된다.Meanwhile, the word line WL selected by the row decoder 4 1 is activated to read data of the selected memory cell and data of the selected dummy cell in the cell block CA 0 into the bit lines BL 0 and / BL 0 . do. These data are transferred to the external bit lines BL 0 and / BL 0 through the block select gates Q 5 and Q 6 . After the NMOS sense amplifier NSA is activated, the PMOS sense amplifier PSA is activated. As a result, the bit lines BL 0 and / BL 0 are set to Vcc and OV, respectively. Then, the column select signal CSL 10 selected by the column decoder 5 1 is set to the "H" level. At this time, since the block selection signals BSL 0 and BSL 1 are set to the "H" level and the "L" level, respectively, the output control signal CSL ioa of the selection driver circuit 21a is set to the "H" level. . As a result, the column select gates Q 1 and Q 2 are set to the ON state. Subsequently, data on the bit lines BL 1 and / BL 1 are read into the input / output lines I / O 1 and / I / O 1 , respectively, through the column select gates Q 1 and Q 2 .

상술한 바와 같이, 상기 독출동작 기간동안에 셀블록(CA0)과 함게 NMOS센스앰프(NSA)를 공용하는 셀블록(CA1)의 블록선택 게이트(Q7,Q8)는 OFF상태를 유지하고 있다. 즉, 셀블록(CA1)은 NMOS센스앰프(NSA)로부터 분리되어 있다. 한편, 다른 비선택 셀블록(CA2,CA3)의 블록선택 게이트(Q9∼Q12)가 ON상태에 있다. 그러나 다음의 이유로 인하여 이들 부분의 선충전 전위의 상태가 파괴되는 일은 없다. 셀블록(CA0)이 선택되어 있는 동안에는 2개의 블록선택신호(BSL2,BSL3)가 제8도에 도시한 것처럼 “H”레벨로 유지되고 있다. 따라서 선택구동회로(21b)로부터 얻어지는 제어신호(CSLiob)는 “L”레벨로 유지되고 있고, 셀블록(CA2,CA3)의 컬럼선택 게이트(Q3,Q4)는 OFF상태로 유지되고 있다. 따라서 1/2Vcc로 선충전된 비트선(BL23,/BL23)은 Vcc로 선충전된 데이터 입출력선(I/O23,/I/O23)에 접속되지 않는다. 제8도에 되시한 것처럼, 이러한 독출동작 기간동안에 비트선(BL23,/BL23)은 1/2Vcc로 유지되고 데이터 입출력선(I/O23,/I/O23)은 Vcc로 유지된다.As described above, the block selection gates Q 7 and Q 8 of the cell block CA 1 sharing the NMOS sense amplifier NSA together with the cell block CA 0 remain in the OFF state during the read operation period. have. That is, the cell block CA 1 is separated from the NMOS sense amplifier NSA. On the other hand, the block selection gates Q 9 to Q 12 of the other unselected cell blocks CA 2 and CA 3 are in the ON state. However, the state of the precharge potential of these parts is not destroyed for the following reason. While the cell block CA 0 is selected, two block selection signals BSL 2 and BSL 3 are maintained at the " H " level as shown in FIG. Therefore, the control signal CSL iob obtained from the selection driver circuit 21b is maintained at the "L" level, and the column selection gates Q 3 and Q 4 of the cell blocks CA 2 and CA 3 are kept OFF. It is becoming. Therefore, the bit lines BL 23 and / BL 23 precharged to 1 / 2Vcc are not connected to the data input / output lines I / O 23 and / I / O 23 precharged to Vcc. As shown in FIG. 8, during this read operation, the bit lines BL 23 and / BL 23 are held at 1/2 Vcc and the data input / output lines I / O 23 and / I / O 23 are held at Vcc. .

상기한 것처럼, 본 제2실시예에 있어서는 비트선의 1/2Vcc 선충전과 입출력선의 Vcc 선충전이 동시에 실행된다.As described above, in the second embodiment, 1/2 Vcc precharge of the bit line and Vcc precharge of the input / output line are simultaneously executed.

다음에는 본 발명의 제3실시예에 따른 DRAM에 관하여 제9도를 참조해서 설명한다. 이 제3실시예 있어서는 제6도의 선택구동회로(21a,21b)가 변형되어 있다.Next, a DRAM according to a third embodiment of the present invention will be described with reference to FIG. In this third embodiment, the selection driving circuits 21a and 21b of FIG. 6 are modified.

구체적으로는, 각 선택구동회로(21a,21b)의 AND게이트(G12)에 대응하는 회로부분이 인버터(I)와 전송게이트 및 회로단락용 n채널 MOS트랜지스터(Q43)로 구성되어 있다. 상기 전송게이트는 n채널 MOS트랜지스터(Q41)과 p채널 MOS트랜지스터(Q42)로 구성되어 있다. 다른 구성은 제6도에 도시한 것과 동일하다.Specifically, the circuit portion corresponding to the AND gate G 12 of each of the selection drive circuits 21a and 21b is composed of an inverter I, a transfer gate and an n-channel MOS transistor Q 43 for short circuit. The transmission gate is composed of an n-channel MOS transistor Q 41 and a p-channel MOS transistor Q 42 . The other configuration is the same as that shown in FIG.

본 제3실시예의 동작은 제2실시예와 동일하다. 제2실시예와 마찬가지로, 블록선택신호(BSL0∼BSL3)가 활성 사이클시에 각각 BSL0=“L”레벨, BSL1=BSL3=“H”레벨로 설정되어 있다고 가정하자. 이러한 경우, 선택구동회로(21a)의 NAND게이트(G11)의 출력은 “H”레벨로 되어 있다. 따라서 양 MOS트랜지스터(Q41,Q42)는 ON상태에 있고, MOS트랜지스터(Q43)은 OFF상태에 있다. 컬럼선택 신호선(CSL10)으로부터의 “H”레벨의 신호는 선택구동회로(21a)를 통하여 컬럼선택 게이트(Q1,Q2)로 전송된다. 다른 선택구동회로(21b)의 NAND게이트(G11)의 출력은 “L”레벨로 설정되어 있다. 이어서 MOS트랜지스터(Q41,Q42)는 OFF상태로 되고, MOS트랜지스터(Q43)는 ON상태로 된다. 즉, 컬럼선택 신호선(CSL10)으로부터의 “H”레벨의 신호는 컬럼선택 게이트(Q3,Q4)로 전송되지 않는다.The operation of this third embodiment is the same as that of the second embodiment. Similarly to the second embodiment, assume that the block selection signals BSL 0 to BSL 3 are set to BSL 0 = "L" level and BSL 1 = BSL 3 = "H" level, respectively, during an active cycle. In this case, the output of the NAND gate G 11 of the selection driver circuit 21a is at the "H" level. Therefore, both MOS transistors Q 41 and Q 42 are in the ON state, and the MOS transistors Q 43 are in the OFF state. The signal of the "H" level from the column select signal line CSL 10 is transmitted to the column select gates Q 1 and Q 2 through the select driver circuit 21a. The output of the NAND gate G 11 of the other selection driver circuit 21b is set to the "L" level. Subsequently, the MOS transistors Q 41 and Q 42 are turned off, and the MOS transistors Q 43 are turned on. That is, the "H" level signal from the column select signal line CSL 10 is not transmitted to the column select gates Q 3 and Q 4 .

상술한 것처럼, 비선택 셀블록에 접속된 컬럼선택 게이트는 전도상태로 되지 않기 때문에, 비트선의 1/2Vcc 선충전과 데이터 입출력선의 Vcc 선충선은 동시에 실행될 수 있다.As described above, since the column select gate connected to the unselected cell block does not become a conductive state, the 1/2 Vcc precharge of the bit line and the Vcc precharge line of the data input / output line can be executed simultaneously.

본 제3실시예에 있어서, 각 선택구동회로(21a,21b)에 사용되는 소자의 수효는 제6도를 참조하여 설명한 제2실시예의 소자수효보다 더 적다. 구체적으로, 제2실시예에 있어서는 AND게이트(G12)가 통상 6개의 소자로 구성된다. 이에 대해 본 제3실시예의 AND게이트(G12)에 대응되는 부분은 5개의 소자로 구성될 수 있는바, 즉 3개의 MOS트랜지스터(Q41∼Q43)와 인버터(I)를 이루는 2개의 트랜지스터로 구성된다. 여기에서 선택구동회로(21a,21b)는 각 컬럼선택선에 배치되어야 하기 때문에 소자의 수효가 1개씩이라도 줄어도 DRAM칩의 면적을 감소시키는데 크게 기여하게 된다.In the third embodiment, the number of elements used in each of the selection drive circuits 21a and 21b is smaller than that of the second embodiment described with reference to FIG. Specifically, in the second embodiment, the AND gate G 12 is usually composed of six elements. On the other hand, the portion corresponding to the AND gate G 12 of the third embodiment may be composed of five elements, that is, two transistors constituting three MOS transistors Q 41 to Q 43 and an inverter I. It consists of. Here, since the selection driving circuits 21a and 21b must be arranged in each column selection line, even if the number of elements is reduced by one, it contributes greatly to reducing the area of the DRAM chip.

본 발명은 상술한 각 실시예에만 한정되는 것은 아니다. 예컨대, 상기 실시예에서는 컬럼 디코더가 실질적으로 DRAM칩의 중앙에 위치하고 있다. 그리고 그러한 레이아웃은 필요에 따라 변경될 수 있는 것이다.This invention is not limited only to each Example mentioned above. For example, in the above embodiment, the column decoder is substantially located at the center of the DRAM chip. And such a layout can be changed as needed.

더욱이, 선택구동회로의 NAND게이트가 셀어레이의 바깥에 배치된다면, 본 발명의 DRAM은 더 고집적화 될 것이다. 게다가 상기 각 실시예에 있어서는 비트선 선충전 전위가 1/2Vcc로 설정되고 데이터 입출력선 선충전 전위가 제1실시예에서는 Vcc와 1/2Vcc, 제2 및 제3실시예에서는 Vcc만으로 설정되지만, 이들보다 더 적절한 선충전 전위를 선택할 수도 있다.Moreover, if the NAND gate of the selection driver circuit is disposed outside the cell array, the DRAM of the present invention will be more highly integrated. In addition, in each of the above embodiments, the bit line precharge potential is set to 1 / 2Vcc and the data input / output line precharge potential is set to Vcc and 1 / 2Vcc in the first embodiment, and only Vcc in the second and third embodiments. It is also possible to select more suitable precharge potentials.

기타, 이 분야의 통상적인 기술자에 의해 추가적인 장점과 변형이 용이하게 도출될 수 있는 바, 본 발명의 갖가지 특징은 상술한 특정 설명에만 한정되는 것이 아니다. 따라서 첨부된 특허청구의 범위와 그 등가의 개념에 의해 규정되는 것처럼 일반적인 발명개념의 정신이나 범위를 벗어나지 않는 범위에서 갖가지 변형례가 만들어질 수 있다.In addition, further advantages and modifications may be readily derived by those skilled in the art, and various features of the present invention are not limited to the above-described specific description. Accordingly, various modifications may be made without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalent concepts.

한편, 본 발명의 특허청구의 범위의 각 구성 요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.On the other hand, reference numerals written in the constituent requirements of the claims of the present invention are for the purpose of facilitating the understanding of the present invention. no.

Claims (6)

복수의 셀블록(CA0∼CA7)으로 분할되며, 각 셀블록이 매트릭스 형상으로 배열된 복수의 메모리셀(MC1,MC2)과, 컬럼방향으로 배치되어 컬럼방향에서 상기 메모리셀을 선택하기 위한 복수의 워드선(WL0,WL1,WL), 상기 워드선과 교차되게 배치되어 상기 선택된 메모리셀과 데이터를 주고 받으며 제1의 전위로 선충전되어 있는 복수의 비트선(BL1,/BL1; BL23,/BL23) 및, 상기 비트선에 각각 접속된 비트선 센스앰프(NSA,PSA)를 포함하고 있는 셀어레이(10)와 ; 활성 사이클에서 상기 복수의 셀블록중의 하나를 선택하기 위한 셀블록 선택수단(6) ; 상기 셀블록 선택수단에 의해 선택된 선택 셀블록에서 상기 비트선이 각각의 컬럼선택 게이트(Q1∼Q4)를 통하여 접속되고, 상기 선택 셀블록의 선택 입출력선이 활성 사이클에서 상기 제1의 전위와 다른 제2의 전위를 가지고 선충전 사이클에서 상기 제1의 전위를 가지며, 비선택 셀블록의 비선택 데이터 입출력선이 활성 사이클 및 선충전 사이클에서 제1의 전위를 갖도록 되어 있는 복수의 데이터 입출력선(I/O1,/I/O1, ; I/O23,/I/O23) ; 각 셀블록에서 상기 워드선을 선택적으로 구동하기 위한 로우 디코더(41,42) ; 상기 복수의 셀블록과 교차되게 배치되며, 각각이 상기 복수의 셀블록의 동일 컬럼에서 대응하는 컬럼선택 게이트에 공통으로 접속된 복수의 컬럼선택 신호선(CSL10,CSL11; i=1,2…,n) ; 상기 컬럼선택 신호선에 컬럼선택신호를 발생시키기 위한 컬럼 디코더(51,52) 및 ; 상기 컬럼선택 신호선(CSL10,CSL11; i=1,2…,n)과 상기 컬럼선택 게이트(Q1∼Q4)의 사이에 설치되어 대응하는 컬럼선택신호를 받아 이 대응하는 컬럼선택신호에 기초하여 활성 사이클에서 선택 셀블록의 컬럼선택 게이트를 열고 닫음으로써, 활성 사이클에서 상기 선택 셀블록의 상기 선택 입출력선을 제2의 전위로 선충전하고 비선택 셀블록의 상기 비선택 입출력선을 제1의 전위로 유지하는 선택게이트 제어수단(21a,21b)을 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체 기억장치.A plurality of memory blocks MC 1 and MC 2 are divided into a plurality of cell blocks CA 0 to CA 7 , and each cell block is arranged in a matrix, and arranged in a column direction to select the memory cells in a column direction. A plurality of word lines WL 0 , WL 1 , WL, and a plurality of bit lines BL 1 , / which are arranged to intersect the word line to exchange data with the selected memory cell and are precharged to a first potential. A cell array 10 including BL 1 , BL 23 , / BL 23 and bit line sense amplifiers NSA and PSA connected to the bit lines, respectively; Cell block selecting means (6) for selecting one of said plurality of cell blocks in an active cycle; In the selected cell block selected by the cell block selecting means, the bit lines are connected through respective column selection gates Q 1 to Q 4 , and the selection input / output lines of the selected cell block are connected to the first potential in an active cycle. A plurality of data inputs and outputs having a second potential different from the first potentials in the precharge cycle, wherein the non-selected data input / output lines of the unselected cell block have a first potential in the active cycle and the precharge cycle. Line (I / O 1 , / I / O 1 ,; I / O 23 , / I / O 23 ); Row decoders 4 1 and 4 2 for selectively driving the word lines in each cell block; A plurality of column select signal lines CSL 10 , CSL 11 ; i = 1, 2... Arranged in intersection with the plurality of cell blocks, each of which is commonly connected to a corresponding column select gate in the same column of the plurality of cell blocks; , n); Column decoders 5 1 and 5 2 for generating a column selection signal to the column selection signal line; The column selection signal lines CSL 10 and CSL 11 ; i = 1, 2..., N are provided between the column selection gates Q 1 to Q 4 to receive corresponding column selection signals and receive corresponding column selection signals. Opening and closing the column selection gate of the selection cell block in the active cycle based on the pre-charging of the selection input / output line of the selection cell block to a second potential in the active cycle and removing the non-selection input / output line of the unselected cell block. And a select gate control means (21a, 21b) held at a potential of one. 제1항에 있어서, 상기 선택게이트 제어수단(21a,21b)은 인접하는 셀블록(CA0,CA1; CA2,CA3; CA4,CA5; CA6,CA7)을 선택하기 위한 셀블록 선택수단(6)으로부터의 1쌍의 제어신호(BSL0,BSL1; BSL2,BSL3)에 의해 제어되는 것을 특징으로 하는 반도체 기억장치.The method of claim 1, wherein the selection gate control means (21a, 21b) is for selecting adjacent cell blocks (CA 0 , CA 1 ; CA 2 , CA 3 ; CA 4 , CA 5 ; CA 6 , CA 7 ) A semiconductor memory device characterized by being controlled by a pair of control signals (BSL 0 , BSL 1 ; BSL 2 , BSL 3 ) from the cell block selecting means (6). 제2항에 있어서, 상기 선택게이트 제어수단(21a,21b)은 상기 인접하는 셀블록(CA0,CA1; CA2,CA3; CA4,CA5; CA6,CA7)용의 각 셀블록 선택신호를 수신하기 위한 NAND게이트(G11)와 이 NAND게이트로부터의 출력신호와 컬럼선택신호를 수신하기위한 AND게이트(G12)로 구성된 것을 특징으로 하는 반도체 기억장치.The method of claim 2, wherein the select gate control means (21a, 21b) are a cell block to the adjacent angle of for (CA 0, CA 1; CA 6, CA 7 CA 2, CA 3;; CA 4, CA 5) And a NAND gate (G 11 ) for receiving a cell block selection signal, and an AND gate (G 12 ) for receiving an output signal from the NAND gate and a column selection signal. 제3항에 있어서, 상기 AND게이트(G12)는 인버터(I)와, n채널 MOS트랜지스터(Q41)와 p채널 MOS트랜지스터(Q42)로 이루어진 전송게이트, 회로단락용 n채널 MOS트랜지스터(Q43)로 구성된 것을 특징으로 하는 반도체 기억장치.4. The N gate transistor of claim 3, wherein the AND gate G 12 comprises an inverter I, an n-channel MOS transistor Q 41 and a p-channel MOS transistor Q 42 , and an n-channel MOS transistor for short circuit. Q 43 ), a semiconductor memory device. 제1항에 있어서, 상기 비트선 센스앰프(NSA,PSA)중 적어도 한 요소(NSA)와 상기 데이터 입출력선이 인접하는 상기 셀블록(CA0,CA1; CA2,CA3; CA4,CA5; CA6,CA7)에 의해 공용되는 것을 특징으로 하는 반도체 기억장치.According to claim 1, wherein said bit line sense amplifier (NSA, PSA) at least one element (NSA) and the cell block which is adjacent to said data input and output lines (CA 0, CA 1 from; CA 2, CA 3; CA 4, A semiconductor memory device characterized by being shared by CA 5 , CA 6 , CA 7 ). 제1항에 있어서, 상기 각 비트선 센스앰프(NSA,PSA)가 상기 셀블록(CA0∼CA7)에 배치되는 PMOS센스앰프(PSA)와 상기 셀블럭의 셀블록선택 게이트(Q5∼Q12)의 바깥쪽에 배치되는 NMOS센스앰프(NSA)로 구성되며 상기 인접하는 셀블록(CA0,CA1; CA2,CA3; CA4,CA5; CA6,CA7)에 의해 공용되는 것을 특징으로 하는 반도체 기억장치.2. The PMOS sense amplifier PSA in which each of the bit line sense amplifiers NSA and PSA is disposed in the cell blocks CA 0 to CA 7 and the cell block selection gates Q 5 to 3 of the cell block. It is composed of an NMOS sense amplifier (NSA) disposed outside of Q 12 ) and is shared by the adjacent cell blocks CA 0 , CA 1 ; CA 2 , CA 3 ; CA 4 , CA 5 ; CA 6 , CA 7 . And a semiconductor memory device.
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